ARQUITECTURA DE ORDENADORES, 5

Autor: CALONGE CANO TEODORO.
Año: 1997.
Universidad: VALLADOLID.
Centro de lectura: CIENCIAS.
Centro de realización: DEPARTAMENTO: INFORMATICA PROGRAMA DE DOCTORADO: TECNOLOGIAS DE LA INFORMACION.

Resumen: El modelo computacional introducido por las redes neuronales artificiales queda caracterizado, entre otros aspectos, por la capacidad de procesar en paralelo y por el almacenamiento distribuido de la información. Ambos motivaron la simulación de los sistemas neuronales mediante máquinas paralelas de propósito general. En particular, la plataforma de trabajo empleada constituye una máquina multiprocesadora basada en transputers. Para su programación, se optó por el lenguaje OCCAM, que se ajusta perfectamente a las especificaciones del modelo concurrente CSP. Con todo esto, el paradigma paralelo se puede encuadrar en el de memoria distribuida con paso de mensajes síncrono. De las posibles paralelizaciones, se escogieron aquellas conducentes a un mayor acoplamiento entre procesos: capas, neuronas y pesos. Estas fueron aplicadas a redes como el perceptrón multicapa (MLP) con una o varias capas ocultas, a un mapa autoorganizado de Kohonen (SOM) con topología rectangular y a una arquitectura totalmente recurrente, cuyo algoritmo de aprendizaje responde al de retropropagación en el tiempo. Los mejores resultados experimentales se obtuvieron con la paralelización por neuronas. Como otras aportaciones, cabe destacar el desarrollo de algoritmos de encaminamiento de mensajes a través de una red anillo bidireccional. Asimismo, se ensayó un montaje híbrido SOM+MLP para la mejora de las tasas de aciertos en la clasificación de patrones estáticos.

Autor: CORRAL GONZALEZ ANA M. DEL.
Año: 1997.
Universidad: POLITECNICA DE CATALUÑA.
Centro de lectura: INFORMATICA.
Centro de realización: DEPARTAMENTO: ARQUITECTURA DE COMPUTADORS PROGRAMA DE DOCTORADO: ARQUITECTURA I TECNOLOGIA DE COMPUTADORS.

Resumen: En el trabajo de tesis dirigido por Josep M. Llabería y desarrollado por Anna M. del Corral se proponen métodos para incrementar el ancho de banda efectivo que se obtiene del sistema de memoria en procesadores y multiprocesadores vectoriales. El tipo de arquitectura vectorial en la que se enmarca el trabajo es la basada en registros vectoriales, y es la versión vectorial de las arquitecturas denominadas load/store. De todas maneras, las propuestas que se presentan pueden ser aplicadas en arquitecturas vectoriales de tipo memoria-memoria. En la arquitectura considerada, las instrucciones vectoriales load/store son las que realizan la transferencia de los elementos de estructuras de datos de tipo vector o matriz, entre el sistema de memoria y los registros vectoriales del procesador que alimentan las unidades funcionales vectoriales del procesador. Para permitir la transferencia simultánea de varios vectores, el sistema de memoria posee varios puertos de lectura y de escritura y su estructura es multimódulo. La memoria suele tener un número potencia de dos módulos de memoria, y el mapeo de direcciones normalmente es entrelazado. El acceso concurrente de varios vectores puede provocar conflictos en los módulos de memoria, y en la red de interconexión entre puertos del procesador y los módulos de memoria. Estos conflictos provocan que el ancho de banda efectivo de la memoria se reduzca. La memoria no atiende en cada ciclo una referencia para cada uno de los vectores que el procesador ha solicitado, y se retrasa, por tanto, el trabajo de las unidades funcionales. El marco de nuestro trabajo se centra en reducir el número de ciclos perdidos debidos a conflictos, tanto en sistemas Simples como en Complejos que tienen un número potencia de dos módulos de memoria, y cuya latencia es un número potencia de dos ciclos de procesador. El orden clásico de acceso a los elementos de un vector es aquel que solicita los elementos del vector de forma monótona creciente. Es decir, se usa la recurrencia: dirección_elementoi=dirección_elementoi-1+patrón. Usando el orden clásico, la distribución temporal con que un vector accede a los módulos de memoria (y a las secciones en sistemas Complejos) depende del patrón de acceso. Y precisamente, distribuciones concurrentes distintas, debidas a vectores concurrentes con distinto patrón, son la causa principal de los inter-conflictos en el sistema de memoria. Las propuestas que se presentan en este documento se basan en nuevos órdenes de acceso a los elementos de los vectores. Se proponen nuevas recurrencias para generar las direcciones de los elementos, de tal manera que se minimiza al máximo el número de distribuciones temporales de acceso a los módulos (y a las secciones en sistemas Complejos) que la memoria observa. Las recurrencias usadas son: dir_elementoi=dir_elementok+F(módulo_elementoi, módulo_elementok, Cs, S). La función F(módulo_elementoi, módulo_elementok, Cs, S) es particular para cada propuesta, pero todas ellas tienen en común los parámetros especificados: - módulo_elementoi, módulo en el que se mapea la dirección del elementoi, - Cs, parámetro clave de las nuevas recurrencias. Es el número de elementos del vector que se referencian con el orden clásico entre el elementoi y el elementok, y - S, patrón regular de acceso, también llamado stride. A estas recurrencias les hemos dado una solución hardware. Para diseñar el soporte hardware de algunas de ellas, ha hecho falta transformarlas pues incluían cálculos de un importante coste, como pueden ser multiplicaciones u operaciones de módulo por números que no son potencia de dos.

Autor: LOPEZ FERNANDEZ LUIS.
Año: 1997.
Universidad: POLITECNICA DE MADRID.
Centro de lectura: INFORMATICA.
Centro de realización: DEPARTAMENTO: LENGUAJES, SISTEMAS INFORMATICOS E INGENIERIA DEL SOFTWARE PROGRAMA DE DOCTORADO: LENGUAJES Y SISTEMAS INFORMATICOS E INGENIERIA DE SOFTWARE.

Resumen: Esta tesis propone una nueva arquitectura que modela un sistema de soporte de memoria virtual genérico y adaptable, con las características de modularidad y flexibilidad que demandan las aplicaciones que usualmente desarrollan su actividad en entornos distribuidos. Ha sido concebida para facilitar la especialización de la gestión de la memoria y su diseño permite satisfacer los requisitos de cualquier aplicación centralizada o distribuida. Para lograrlo, es posible adaptar dinámicamente los servicios que proporciona de acuerdo con las necesidades concretas de cada una de las aplicaciones.

Autor: MENDIAS CUADROS JOSE MANUEL.
Año: 1997.
Universidad: COMPLUTENSE DE MADRID.
Centro de lectura: FISICA.
Centro de realización: DEPARTAMENTO: ARQUITECTURA DE COMPUTADORES Y AUTOMATICA PROGRAMA DE DOCTORADO: SISTEMAS INFORMATICOS Y CIENCIAS DE LA COMPUTACION.

Resumen: El objetivo de esta investigación es, por un lado, desarrollar las bases teóricas de un cálculo formal para la derivación de circuitos correctos; por otro lado, proponer una metodología para su uso en entornos automáticos de diseño microelectrónico y, finalmente, realizar un estudio con soporte empírico de su aplicabilidad real. Para ello, se propone un lenguaje de especificación de conductas formal, de amplio espectro y fácilmente manipulable; se presenta un cálculo por derivación para la transformación simbólica de las especificaciones; se demuestra la corrección de este cálculo y se propone un algoritmo capaz de reproducir automáticamente dentro del cálculo definido, cualquier proceso de síntesis de alto nivel realizado por un algoritmo de optimización externo, permitiendo decidir de este modo, la corrección del circuito generado o la incorrección de las decisiones adoptadas por el algoritmo de optimización.

Autor: SANCHEZ GARCIA JOSE L..
Año: 1997.
Universidad: POLITECNICA DE VALENCIA.
Centro de lectura: INFORMATICA.
Centro de realización: DEPARTAMENTO: INGENIERIA DE SISTEMAS, COMPUTADORES Y AUTOMATICA PROGRAMA DE DOCTORADO: AUTOMATICA E INFORMATICA INDUSTRIAL.

Resumen: La tesis aborda el análisis y evaluación de la técnica de reconfiguración dinámica de la red de interconexión en el entorno de sistemas masivamente paralelos con memoria distribuida y conmutación segmentada. Esta técnica consiste básicamente en situar los diferentes procesadores en aquellas posiciones de la red que, en cada momento de la computación y de acuerdo al patrón de comunicaciones existente entre ellos, sean más adecuadas para el desarrollo de tal computación. El objetivo es mejorar el nivel de prestaciones del sistema sobre el cual se aplica. Las principales contribuciones de la tesis con: 1) un algoritmo de reconfiguración que, en base a ciertos criterios de coste, determine la conveniencia de realizar una reconfiguración de la red; 2) un protocolo de reconfiguración encargado de crear las condiciones en la red que permita llevar a cabo los cambios necesarios, emplenado las técnicas más idóneas para mitigar los inconvenientes que, en una primera fase, pudiera tener este proceso; 3) implementación realista del sistema reconfigurable propuesto junto a su análisis temporal; 4) análisis y solución al problema de los interbloqueos que se pueden derivar del proceso de reconfiguración, empleando técnicas de evitación y recuperación; 5) evaluación del sistema propuesto sometido a cargas derivadas de trazas reales, así como su comparación con el comportamiento exhibido por redes de interconexión directas. Como resultados del estudio, cabe apuntar que a tenor del nivel de mejoras obtenido (alrededor del 15%) y atendiendo al coste de la circuitería necesaria como soporte no resulta recomendable, en base a los niveles tecnológicos actuales, la utilización de técnicas de reconfiguración dinámica en sistemas masivamente paralelos.

Autor: VELASCO GONZALEZ ANTONIO JOSE.
Año: 1997.
Universidad: AUTONOMA DE BARCELONA.
Centro de lectura: CIENCIAS.
Centro de realización: DEPARTAMENTO: INFORMATICA PROGRAMA DE DOCTORADO: INFORMATICA OPCION MICROELECTRONICA.

Resumen: En este trabajo se muestra que la generación automática de layout es una alternativa viable para la obtención del layout final de un circuito. Se elimina la necesidad de bibliotecas de celdas, y por tanto, la síntesis lógica deja de estar limitada a las funciones disponibles en dichas bibliotecas. Se ha desarrollado la herramienta PlayGen, que se ha incorporado en un flujo de diseño que permite transformar descripciones lógicas de alto nivel en layout. Esta herramienta incorpora una nueva estrategia para maximizar el número de conexiones por adyacencia entre pares de transistores. La fase de dimensionamiento incorpora un modelo RC distribuido con extracción empirica de parámetros que consigue errores inferiores al 10%. Se han tenido en cuenta los elementos de disipación de potencia, con reducciones entre el 2% y el 12%. El posicionamiento de las celdas se realiza con una versión mejorada de "stochastic evolutión", que consigue reducciones en la función de coste del 12% respecto a los circuitos obtenidos mediante TW6.0.

Autor: ESPASA SANS ROGER.
Año: 1996.
Universidad: POLITECNICA DE CATALUÑA.
Centro de lectura: INFORMATICA.
Centro de realización: DEPARTAMENTO: ARQUITECTURA DE COMPUTADORS PROGRAMA DE DOCTORADO: ARQUITECTURA I TECNOLOGIA DE COMPUTADORS.

Autor: GARCIA ALMIÑANA JORDI.
Año: 1996.
Universidad: POLITECNICA DE CATALUÑA.
Centro de lectura: INFORMATICA.
Centro de realización: DEPARTAMENTO: ARQUITECTURA DE COMPUTADORS PROGRAMA DE DOCTORADO: TECNOLOGIA DE COMPUTADORS .

Resumen: ESTA TESIS PRESENTA UNA NUEVA METODOLOGIA PARA LA DISTRIBUCION AUTOMATICA DE DATOS PARA SISTEMAS MASIVAMENTE PARALELOS. LAS APLICACIONES CONSIDERADAS SON CODIGOS REGULARES EN LOS QUE LAS ESTRUCTURAS DE DATOS UTILIZADAS SON MATRICES DENSAS. LOS METODOS TRADICIONALES DESCOMPONEN EL PROBLEMA DE LA DISTRIBUCION DE DATOS EN DIFERENTES PASOS: ALINEAMIENTO, DISTRIBUCION Y REDISTRIBUCION. SIN EMBARGO, TODOS ESTOS PASOS SON DEPENDIENTES EL UNO DEL OTRO, Y DADA SU COMPLEJIDAD, SE ACOSTUMBRA A UTILIZAR ALGORITMOS HEURISTICOS PARA RESOLVER CADA PASO. LA NOVEDAD DE ESTA TESIS CONSISTE EN MODELAR TODO EL PROBLEMA EN UNA SOLA ESTRUCTURA DE DATOS, DE FORMA QUE EL PROBLEMA PUEDE SER RESUELTO DE MANERA UNIFICADA. ADEMAS, EL USO DE TECNICAS DE PROGRAMACION LINEAL ENTERA 0-1 PARA RESOLVER EL PROBLEMA GARANTIZA LA OPTIMALIDAD DE LA SOLUCION ENCONTRADA. LA SOLUCION PROPORCIONADA INCLUYE EL ALINEAMIENTO DE LOS ARRAYS, DISTRIBUCION DE UNA O DOS DIMENSIONES DE FORMA BLOCK O CYCLIC, DETERMINA LOS BUCLES QUE DEBEN SER PARALELIZADOS, Y PERMITE EL CAMBIO DE DISTRIBUCION ENTRE FASES TENIENDO EN CUENTA LOS EFECTOS DE LAS SENTENCIAS DE CONTROL DE FLUJO ENTRE FASES.

Autor: OLCOZ HERRERO KATZALIN.
Año: 1996.
Universidad: COMPLUTENSE DE MADRID.
Centro de lectura: FISICA.
Centro de realización: DEPARTAMENTO: ARQUITECTURA DE COMPUTADORES Y AUTOMATICA PROGRAMA DE DOCTORADO: SISTEMAS INFORMATICOS Y CIENCIAS DE LA COMPUTACION.

Resumen: EN EL PRESENTE TRABAJO PROPONEMOS UN METODO PARA LA SINTESIS DE ALTO NIVEL DE RUTAS DE DATOS QUE SEAN FACILMENTE TESTABLES, QUE INCLUYE EL ANALISIS Y MEJORA DE LA TESTABILIDAD DE LAS RUTAS DE DATOS DURANTE LA ETAPA DE ASIGNACION DE HARDWARE. LA CONSIDERACION DE LOS REQUISITOS QUE LA METODOLOGIA DE AUTO-TEST IMPONE A LA RUTA DE DATOS DESDE LAS ETAPAS TEMPRANAS DEL DISEÑO, CUANDO NO ESTA DETERMINADA LA ESTRUCTURA RTL DEL MISMO, Y LA ALTA INTEGRACION ENTRE LA CONSTRUCCION DE LOS CIRCUITOS PARA EL AUTO-TEST Y EL ASIC FAVORECEN QUE SE OBTENGAN DISEÑOS FACILMENTE TESTABLES, PARA LOS QUE EL AREA TOTAL (DEL CIRCUITO Y DE TEST) SEA MINIMA. ADEMAS, SE CONSIGUE QUE EL USO DE METODOLOGIAS DE AUTO-TEST TENGA UN IMPACTO PEQUEÑO EN EL TIEMPO DE DISEÑO, PERMITIENDO AL USUARIO DE LA HERRAMIENTA DE SAN DISFRUTAR DE LAS VENTAJAS DEL AUTO-TEST. LAS PRINCIPALES APORTACIONES DEL TRABAJO SON DOS. LA PRIMERA ES UN MODELO DE TESTABILIDAD DE LA RUTA DE DATOS BASADO EN LAS CARACTERISTICAS DEL PROCESO DE AUTO-TEST, DEBIDO A LO CUAL LA ESTIMACION DE TESTABILIDAD ES UN FIEL REFLEJO DE LA FACILIDAD DEL PROCESO DE TEST. ESTA ESTIMACION ES ADAPTADA A SU USO DURANTE LA ASIGNACION, APROVECHANDO TODA LA INFORMACION DISPONIBLE EN UNA HERRAMIENTA DE SAN. LA SEGUNDA APORTACION ES UN CONJUNTO DE HEURISTICAS QUE GUIAN LA EXPLORACION DEL ESPACIO DE DISEÑO DURANTE LA ASIGNACION, PERMITIENDO AHORRAR TIEMPO DE BUSQUEDA DE LAS MEJORES SOLUCIONES. LAS HEURISTICAS USAN LA ESTIMACION DEL INCREMENTO DE TESTABILIDAD ASOCIADO A CADA ALTERNATIVA DE IMPLEMENTACION JUNTO CON SU INCREMENTO DE AREA PARA COMPARAR LAS DISTINTAS ALTERNATIVAS DE IMPLEMENTACION Y PODER ELEGIR EN PRIMER LUGAR LAS QUE CONDUCEN A SOLUCIONES CON MEJORES VALORES DE TESTABILIDAD Y AREA. COMPROBAMOS QUE LA EXPLORACION CONDUCE PRIMERO A LOS DISEÑOS MEJORES Y QUE DENTRO DE ESTOS, OBTIENE EN PRIMER LUGAR LOS DE MENOR TIEMPO DE TEST Y DESPUES LOS DE MENOR AREA. FINALMENTE PROPONEMOS UNA NUEVA ESTIMACION DE LA TESTABILIDAD, BASADA EN EL USO DE METRICAS, QUE PERMITE A LAS HEURISTICAS ADAPTAR LA EXPLORACION DEL ESPACIO DE DISEÑO A LA IMPORTANCIA QUE EL USUARIO CONCEDA A LA MINIMIZACION DE AREA FRENTE A LA QUE OTORGUE A LA MAXIMIZACION DE TESTABILIDAD. SI LA TESTABILIDAD ES PRIORITARIA SE OBTIENEN LOS DISEÑOS EN EL MISMO ORDEN QUE CON LA ANTERIOR FORMULACION DE LAS HEURISTICAS. EN CAMBIO, SI EL AREA ES PRIORITARIA SE OBTIENEN EN PRIMER LUGAR DISEÑOS AUTO-TESTABLES DE AREA MINIMA AUNQUE SU TIEMPO DE TEST NO SEA MINIMO.

Autor: RIBAS XIRGO LLUIS.
Año: 1996.
Universidad: AUTONOMA DE BARCELONA.
Centro de lectura: CIENCIAS.
Centro de realización: DEPARTAMENTO: INFORMATICA PROGRAMA DE DOCTORADO: MICROELECTRONICA.

Resumen: LA VERIFICACION DE CIRCUITOS MEDIANTE TECNICAS SIMBOLICAS PERMITE REDUCIR EL NUMERO DE PASOS HACIA DISEÑOS CORRECTOS. ESTAS MISMAS TECNICAS PUEDEN COMPLEMENTAR SOLUCIONES CONVENCIONALES EN LA GENERACION Y VALIDACION DE PATRONES DE TEST PARA LOS CIRCUITOS DISEÑADOS. EN ESTE TRABAJO SE HA CREADO UN ENTORNO MATEMATICO QUE PERMITE EL MODELADO DE CIRCUITOS A NIVEL DE TRANSISTOR Y ASEGURA LA VALIDEZ DE LOS RESULTADOS DE ALGORITMOS DIRIGIDOS POR EVENTOS QUE SE UTILIZAN PARA ANALIZAR LOS CIRCUITOS. EN PARTICULAR, SE HA RELACIONADO UNA ALGEBRA BOOLEANA DE FUNCIONES DE CUATRO VALORES CON LA REPRESENTACION DE LOS CAMINOS ELECTRICOS DESDE LOS NODOS DE UN CIRCUITO HASTA EL DE ALIMENTACION Y EL DE TIERRA. LAS DOS CLASES DE CAMINOS SE REPRESENTAN INDIVIDUALMENTE A TRAVES DE DOS FUNCIONES DEFINIDAS EN UNA ALGEBRA DE DOS VALORES Y SE OBTIENEN A TRAVES DE UNA SIMULACION SIMBOLICA DIRIGIDA POR EVENTOS. FINALMENTE, SE HA REALIZADO EL PROGRAMA CORRESPONDIENTE (SYMSIM) Y SE OFRECE UNA METODOLOGIA COMPLETA PARA LA COMPROBACION DE ESTAS FUNCIONES ASOCIADAS A LOS NODOS DE LOS CIRCUITOS, ASI COMO UNA APROXIMACION A LA GENERACION DE VECTORES DE TEST EN LA QUE, ADEMAS, SE DESCRIBE UN ALGORITMO PARA SU COMPACTADO.

Autor: TUBELLA MURGADAS JORDI.
Año: 1996.
Universidad: POLITECNICA DE CATALUÑA.
Centro de lectura: INFORMATICA.
Centro de realización: DEPARTAMENTO: ARQUITECTURA DE COMPUTADORES PROGRAMA DE DOCTORADO: ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES .

Resumen: LA TESIS DOCTORAL DEFINE EL SISTEMA MULTIPATH, QUE ESTA ORIENTADO A LA EJECUCION DE PROGRAMAS ESCRITOS EN LENGUAJE PROLOG. EL DISEÑO DE MULTIPATH SE HA REALIZADO TENIENDO COMO PRINCIPAL PUNTO DE MIRA INCREMENTAR LA EFICACIA EN LA EJECUCION DE AQUELLOS PROGRAMAS QUE POSEEN UN CIERTO GRADO DE INDETERMINISMO. LAS APORTACIONES MAS RELEVANTES CONSISTEN EN LA DEFINICION E IMPLEMENTACION DE UNA ESTRATEGIA DE RECORRIDO DEL ARBOL DE BUSQUEDA ASOCIADO AL PROGRAMA, QUE SE DENOMINA EXPLORACION PARCIAL EN ANCHURA A NIVEL DE OBJETIVOS, Y EN LA REALIZACION DE TECNICAS DE REDUCCION DEL ARBOL DE BUSQUEDA. AMBAS APORTACIONES SE BASAN EN UN ANALISIS GLOBAL DE DETERMINISMO Y DE TIPOS DE DATOS DEL PROGRAMA. MULTIPATH SE DESCRIBE UTILIZANDO UN ENFOQUE VERTICAL, CON DOS NIVELES SEMANTICOS ADICIONALES ANTES DE PASAR A LA REALIZACION CONCRETA DEL SISTEMA. ESTOS NIVELES SE DENOMINAN MODELO DE EJECUCION Y MODELO ARQUITECTONICO DE MULTIPATH. LA IMPLEMENTACION FINAL DE MULTIPATH SE HA REALIZADO EN UNA PLATAFORMA HARDWARE SECUENCIAL Y EN OTRA PARALELA. LA CONCLUSION MAS IMPORTANTE ES LA DEMOSTRACION QUE UNA EXPLORACION EN ANCHURA ES MAS EFICIENTE QUE LA EXPLORACION EN PROFUNDIDAD REALIZADA POR LOS SISTEMAS CONVENCIONALES TAMBIEN ORIENTADOS A LA EJECUCION DE PROLOG.

Autor: VEGA SANCHEZ JESUS ANTONIO.
Año: 1996.
Universidad: NACIONAL DE EDUCACION A DISTANCIA.
Centro de lectura: CIENCIAS.
Centro de realización: DEPARTAMENTO: INFORMATICA Y AUTOMATICA.

Resumen: EN ESTA MEMORIA SE MODELA EL CICLO DE OPERACION EN DISPOSITIVOS DE FUSION Y SE HACE UN ESTUDIO EXHAUSTIVO DE SUS SISTEMAS DE ADQUISICION DE DATOS, ENUMERANDOSE LAS DEFICIENCIAS OPERATIVAS QUE SE SOPORTAN EN NUESTROS DIAS Y ARGUMENTANDO LOS CAMBIOS IMPRESCINDIBLES QUE HAY QUE EFECTUAR. ASIMISMO, SE PRESENTA UN NUEVO SISTEMA DE COMPRESION DE INFORMACION, QUE APLICADO A BASES DE DATOS DE FUSION PERMITE AHORRAR POR ENCIMA DEL 80% DE ESPACIO DE ALMACENAMIENTO. SE MUESTRA IGUALMENTE EL DISEÑO EFECTUADO DE LA ARQUITECTURA DEL SISTEMA DE ADQUISICION DE DATOS DEL DISPOSITIVO ESPAÑOL DE FUSION TJ-II, SITUADO EN EL CENTRO DE INVESTIGACIONES ENERGETICAS, MEDIOAMBIENTALES Y TECNOLOGICAS (CIEMAT, MADRID) Y SE PRESENTA LA ESTRUCTURA DE LAS REDES DE COMUNICACION DISEÑADAS AD HOC PARA LA EXPLOTACION CIENTIFICA DE DICHO DISPOSITIVO. SE DESCRIBEN TAMBIEN LOS CANALES GENERALES DE MEDIDA, QUE ADEMAS DE CAPACIDAD DE DIGITALIZACION Y MEMORIA, SUMINISTRAN EL ACONDICIONAMIENTO DE LAS SEÑALES E INCLUSO POSIBILITAN EL PROCESAMIENTO DIGITAL EN TIEMPO REAL. TODOS ELLOS HAN SIDO DISEÑADOS Y DESARROLLADOS INTEGRAMENTE EN EL CIEMAT. EL ELEMENTO CENTRAL DEL SISTEMA DE ADQUISICION DE DATOS DEL TJ-II ES UN ORDENADOR DE TIEMPO COMPARTIDO, QUE SE HA PROGRAMADO PARA FACILITAR LOS MEDIOS OPORTUNOS PARA LA CAPTURA, VISUALIZACION Y ANALISIS DE DATOS.

Autor: YI JONG HWA.
Año: 1996.
Universidad: POLITECNICA DE MADRID.
Centro de lectura: INGENIEROS DE TELECOMUNICACION.
Centro de realización: DEPARTAMENTO: INGENIERIA DE SISTEMAS TELEMATICOS PROGRAMA DE DOCTORADO: INGENIERIA DE SISTEMAS TELEMATICOS.

Resumen: EL DESARROLLO DE APLICACIONES DISTRIBUIDAS REQUIERE CLARAMENTE ARQUITECTURAS O SISTEMAS DE SOPORTE QUE PROPORCIONEN ACCESO A UNA GRAN CANTIDAD DE RECURSOS DISTRIBUIDOS DE UNA MANERA FACIL Y TRANSPARENTE, Y QUE OFREZCAN UN CONJUNTO DE FACILIDADES CAPAZ DE CUBRIR DIFERENTES NECESIDADES DE LAS APLICACIONES. EVIDENTEMENTE SE REQUIERE SOPORTE TODAVIA AUN MAS COMPLEJO SI, COMO VIENE OCURRIENDO, SE TRATA DE DESARROLLAR APLICACIONES QUE UTILICEN TECNOLOGIAS AVANZADAS. ESTA TENDENCIA HACE NECESARIO PLANTEAR ENTORNOS DE DESARROLLO QUE POSIBILITEN, POR UNA PARTE, UNA RAPIDA ADAPTACION A LAS CRECIENTES NECESIDADES DEL USUARIO Y, POR OTRA, LA INTEGRACION DE LAS VENTAJAS QUE LA EVOLUCION TECNOLOGICA PONE A SU DISPOSICION. EN ESTE CONTEXTO, CON EL FIN DE DETERMINAR CUALES SON LAS FUNCIONALIDADES NECESARIAS QUE DEBEN SER OFRECIDAS POR ARQUITECTURAS O SISTEMAS DE SOPORTE PARA EL DESARROLLO, EL PRESENTE TRABAJO DE TESIS, COMO PRIMER OBJETIVO, REALIZA UN ESTUDIO DETALLADO SOBRE LAS APLICACIONES MULTIMEDIA COOPERATIVAS PARA IDENTIFICAR SUS CARACTERISTICAS GENERALES Y SUS REQUISITOS FUNCIONALES, CENTRANDOSE ESPECIALMENTE EN ASPECTOS DE COMUNICACION. ACTUALMENTE EN EL AREA DE PROCESAMIENTO DISTRIBUIDO, SE ENCUENTRA ALGUNAS PROPUESTAS DE ESPECIFICACION DE ARQUITECTURAS Y CIERTAS PLATAFORMAS YA IMPLEMENTADAS QUE SOPORTAN EL DESARROLLO DE APLICACIONES DISTRIBUIDAS. SIN EMBARGO, UN ANALISIS DETENIDO DE LAS ARQUITECTURAS MENCIONADAS LLEVA A LA CONCLUSION DE QUE CARECEN DE LA FLEXIBILIDAD Y FUNCIONALIDADES REQUERIDAS. ASI, UN SEGUNDO OBJETIVO DE ESTE TRABAJO CONSISTE EN EVALUAR ESTAS ARQUITECTURAS PARA COMPROBAR SI SATISFACEN LOS REQUISITOS FUNCIONALES IDENTIFICADOS EN EL PASO PREVIO. DE ESTE MODO, SE DETERMINAN LAS LIMITACIONES QUE MUESTRAN, SOBRE TODO CON RESPECTO AL SOPORTE DE COMUNICACIONES. POR ULTIMO, EN BASE A LOS RESULTADOS DE LA EVALUACION SE PROPONE UN MODELO DE SOPORTE DE COMUNICACIONES QUE TRATA DE SUPERAR LAS LIMITACIONES DETECTADAS Y COMPLETAR LAS SOLUCIONES EXISTENTES. EL MODELO SE ESPECIFICA UTILIZANDO LOS CONCEPTOS, REGLAS Y FORMALISMOS DEFINIDAS EN EL RM-ODP COMO METODOLOGIA GLOBAL DE DISEÑO.

Autor: ALCOVER ARANDIGA ROSA M..
Año: 1995.
Universidad: POLITECNICA DE VALENCIA.
Centro de lectura: INFORMATICA.
Centro de realización: DEPARTAMENTO: ESTADISTICA E I. OPERATIVA PROGRAMA DE DOCTORADO: ESTADISTICA E I. OPERATIVA.

Resumen: LA RED DE INTERCONEXION DE LOS MULTICOMPUTADORES O MULTIPROCESADORES DE MEMORIA DISTRIBUIDA SE PRESENTA COMO EL ELEMENTO CUELO DE BOTELLA DE ESTAS MAQUINAS.EL NUMERO DE FACTORES QUE PUEDEN INFLUIR EN LAS PRESTACIONES DE LA RED DE INTERCONEXION ES MUY ELEVADO. ALGUNOS DE ESTOS PARAMETROS SON CONTROLABLES POR EL DISEÑADOR DE LA RED, MIENTRAS QUE OTROS FLUCTUAN ALEATORIAMENTE DURANTE EL FUNCIONAMIENTO COTTIDIANO DE LA MISMA, SIENDO POR TANTO INCRONTROLABLES EN LA FASE DE DISEÑO. POR ELLO, LA OBTENCION DE UNA CONFIGURACION DE LA RED, CUYO FUNCIONAMIENTO SE VEA POCO AFECTADO PRO LA VARIABILIDAD ESTOS FACTORES INCONTROLABLES, SE PLANTEA COMO UN RETO. EN ESTE CONTEXTO, LAS TECNICAS DE DISEÑO DE EXPERIMENTOS Y EN PARTICULAR, LOS METODOS DE DISEÑO ROBUSTO PROPUESTOS POR TAGUCHI EN EL AREA DE INGENIERIA DE CALIDAD APARECEN COMO ESPECIALMENTE ADECUADOS. EN LA TESIS SE PROPONE, ENTRE OTRAS CUESTIONES REFERENTES A LA IMPLEMENTACION FISICA DE ESTAS MAQUINAS PARALELAS, UNA METODOLOGIA PARA LA EVOLUCION DE PRESTACIONES DE LAS REDES DE INTERCONEXION. EN RELACION AL ANALISIS DE DATOS DEL EXPERIMENTO REALIZADO, SE PROPONE UN MODELO ORIGINAL DE REGRESION LINEAL HETEROCEDASTICO QUE PERMITE ESTUDIAR LA NATURALEZA DE LA ROBUSTEZ DE LOS FACTORES DE CONTROL FRENTE A LOS RUIDOS "CONTROLADOS" EN EL EXPERIMENTO, ASI COMO LA ROBUSTEZ FRENTE A OTROS RUIDOS NO INCLUIDOS EXPLICITAMENTE EN EL EXPERIMENTO.

Autor: AVELLANA TARRATS NARCIS.
Año: 1995.
Universidad: AUTONOMA DE BARCELONA.
Centro de lectura: CIENCIAS.
Centro de realización: DEPARTAMENTO: INFORMATICA PROGRAMA DE DOCTORADO: MICROELECTRONICA: DISEÑO DE CIS.

Resumen: EL TRABAJO PRESENTADO SE BASA EN LA IMPLEMENTACION DE UN NEUROCOMPUTADOR DE PROPOSITO GENERAL. PARA ELLO SE HA DESARROLLADO UNA NUEVA ARQUITECTURA BASADA EN DOS CONCEPTOS APLICADOS AL PROCESO MASIVAMENTE PARALELO: LA RECONFIGURABILIDAD DE LOS RECURSOS Y LA ADAPTABILIDAD A LA CODIFICACION DE LOS DATOS. AMBOS CONTRIBUYEN DECISIVAMENTE A UN APROVECHAMIENTO MAXIMO DE LOS RECURSOS HARDWARE DURANTE EL PROCESO DE LOS ALGORITMOS DE REDES NEURONALES. SE HAN ESTUDIADO LAS PRESTACIONES DEL SISTEMA Y SE HA COMPARADO CON LOS NEUROCOMPUTADORES EXISTENTES; EL ESTUDIO RATIFICA LAS BUENAS PRESTACIONES EN VELOCIDAD Y CAPACIDAD DE EMULACION QUE ALCANZA EL NEUROCOMPUTADOR DISEÑADO, GRACIAS A SU ALTO GRADO DE ESCALABILIDAD. EL SISTEMA HA SIDO PROBADO CON UNA APLICACION REAL, COMPROBANDO SU VIABILIDAD TECNICA. POR OTRO LADO, SE PROPONE EL USO DE UNA METODOLOGIA PARA EL DESARROLLO DE SISTEMAS QUE HA PERMITIDO AVANZAR EN PARALELO EN EL DESARROLLO DEL HARDWARE Y EL SOFTWARE. EL SISTEMA SE COMPONE DE CIRCUITOS INTEGRADOS A MEDIDA (ASICS), UN DSP Y CIRCUITOS DE MEMORIA ESTANDAR, IMPLEMENTADOS SOBRE UNA PLACA DE CIRCUITO IMPRESO. EL SISTEMA SE HA DISEÑADO COMPLETAMENTE.

Autor: CELA ESPIN JOSE M..
Año: 1995.
Universidad: POLITECNICA DE CATALUÑA.
Centro de lectura: INFORMATICA.
Centro de realización: DEPARTAMENTO: ARQUITECTURA DE COMPUTADORES PROGRAMA DE DOCTORADO: ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES.

Resumen: EN ESTA TESIS SE PROPONEN DE PRECONDICIONADORES PARALELOS PARA SISTEMAS LINEALES PROVENIENTES DE LA DISCRETIZACIONDE EDPS. EL PRIMER PRECONDICIONADOR SE BASA EN UNA FACTORIZACION IMCOMPLETA DE LA MATRIZ DEL SISTEMA, Y EL SEGUNDO PRECONDICIONADOR SE BASA EN UNA APROXIMADION DE LA MATRIZ DE COMPLEMENTO DE SCHUR. TAMBIEN SE PROPONE UNA FAMILIA DE PRECONDICIONADORES PARA SISTEMAS LINEALES PROVENIENTES DE LA RESOLUCION DE CADENAS DE MARKOV. FINALMENTE SE PROPONE UN SECUENCIAMIENTO DINAMICO DE LAS COMUNICACIONES QUE APARECEN EN LA APLICACION DE LOS PRECONDICIONADORES. TODAS ESTAS PROPUESTAS ESTAN ENMARCADAS EN LAS TECNICAS DE DESCOMPOSICION EN DOMINIOS, Y EN LA ESTRUCTURA DE LA MATRIZ QUE DICHAS TECNICAS INDUCEN.

Autor: FABREGAT LLUECA GERMAN.
Año: 1995.
Universidad: VALENCIA.
Centro de lectura: FISICA .
Centro de realización: DEPARTAMENTO: INFORMATICA Y ELECTRONICA PROGRAMA DE DOCTORADO: 240 A "PROCESO DIGITAL DE SEÑALES".

Resumen: LA TESIS DOCTORAL PRESENTADA REALIZA UN ESTUDIO DE LOS MODELOS DE COMPORTAMIENTO DE LOS SISTEMAS MULTIPROCESADOR, PARA UBICAR CORRECTAMENTE EN ESTE AMBITO LOS MECANISMOS DE RECUPERACION DE ERRORES HACIA ATRAS.LAS CONCLUSIONES DEL ESTUDIO PERMITEN ESTABLECER LOS REQUISITOS NECESARIOS PARA LA INCLUSION DE MECANISMOS DE RECUPERACION CORRECTOS EN SISTEMAS MONO Y MULTIPROCESADOR.SE PROPONEN DOS MECANISMOS DE RECUPERACION PARA UN SISTEMA REAL BASADO EN EL FUTUREBUS+ COMO BUS DEL SISTEMA Y EL PROCESADOR MIPS R4400MC, DE LOS CUALES SE REALIZA, ASI MISMO, EL DISEÑO DETALLADO. POSTERIORMENTE SE EFECTUAN UNA SERIE DE SIMULACIONES COMPARANDO LAS PRESTACIONES DE LOS DOS MECANISMOS FRENTE A UN SISTEMA QUE NO INCORPORE TECNICAS DE RECUPERACION. SE INCLUYE ADEMAS LA ESPECIFICACION, DISEÑO E IMPLEMENTACION DE UN MODULO DE PROCESO FAIL-STOP Y SE PROPONEN Y ANALIZAN LOS DISPOSITIVOS COMPARADORES SENSIBLES A PARIDAD.

Autor: FERNANDEZ GRACIANI MIGUEL ANGEL .
Año: 1995.
Universidad: NACIONAL DE EDUCACION A DISTANCIA.
Centro de lectura: CIENCIAS.
Centro de realización: DEPARTAMENTO: INFORMATICA Y AUTOMATICA PROGRAMA DE DOCTORADO: AUTOMATICA E INFORMATICA INDUSTRIAL.

Resumen: SE PROPONE UNA ARQUITECTURA NEURONAL (MODULAR, MULTICAPA Y AUTOPROGRAMABLE POR APRENDIZAJE) PARA EL ANALISIS DEL MOVIMIENTO EN TIEMPO REAL A TRAVES DEL CALCULO DE UN DESCRIPTOR RLV (RELACION LONGITUD-VELOCIDAD) ANALOGO A LAS CELULAS GANGLIONARES DE LA RANA.EN LA TESIS SE DESARROLLA UNA METODOLOGIA PARA EL DISEÑO DE REDES NEURONALES BASADAS EN CONOCIMIENTO A PARTIR DE UN CONJUNTO DE ESPECIFICACIONES FUNCIONALES (SEGMENTACION, METRICAS, DISTANCIAS, INTEGRACION Y APRENDIZAJE POR REFUERZO). LA METODOLOGIA SE APLICA AL DESARROLLO DE UNA APLICACION CONCRETA EN VISION ARTIFICIAL Y SE IMPLEMENTA UNA VERSION SOFTWARE DIRECTAMENTE REALIZABLE CON LOGICA PROGRAMABLE Y MEMORIA RAM, CON LA SIMPLE SUSTITUCION DE "PROCESO" POR "PROCESADOR FISICO". FINALMENTE, TRAS LA EVALUACION DEL SISTEMA CON SECUENCIAS DE IMAGENES REALES Y SINTETICAS, CONTAMINADAS CON RUIDO Y CON DIFERENTES TEXTURAS, SE SUGIEREN LAS FUTURAS LINEAS DE INVESTIGACION EN VISION ARTIFICIAL MEDIANTE REDES NEURONALES: (1) BUSQUEDA DE NUEVOS DESCRIPTORES DE VELOCIDAD, DIRECCION Y FORMA (2) REFINAMIENTO DE LA ARQUITECTURA MULTICAPA PARA HACER MAS EFICIENTE SU IMPLEMENTACION HARDWARE.

Autor: GONZALEZ TELLEZ ALBERTO.
Año: 1995.
Universidad: POLITECNICA DE VALENCIA.
Centro de lectura: INFORMATICA.
Centro de realización: DEPARTAMENTO: INGENIERIA DE SISTEMAS, COMPUTADORES Y AUTOMATICA PROGRAMA DE DOCTORADO: AUTOMATIZACION INDUSTRIAL.

Resumen: LA TESIS SE INICIA CON LA DESCRIPCION DE ALGUNOS DE LOS ASPECTOS MAS RELEVANTES DE LOS MULTICOMPUTADORES, SISTEMAS DE INTERES DEBIDO A SU ESCALABILIDAD Y A SU REDUCIDO COSTE. TAMBIEN SE HACE UNA BREVE DESCRIPCION DEL CONTEXTO EN EL QUE SE HA HECHO USO DE ESTOS SISTEMAS: LA RESOLUCION DE PROBLEMAS DISPERSOS DE MINIMOS CUADRADOS. ASI MISMO, SE DESCRIBEN LAS MATRICES UTLIZADAS DE LA HARWELL BOEING SPARSE MATRIX COLLECTION Y DE PROBLEMAS DE ELEMENTOS FINITOS. EN LA TESIS SE ESTUDIAN ALGORITMOS PARA LA REDUCCION A FORMA TRIANGULAR DE MATRICES DISPERSAS MEDIANTE ROTACIONES DE GIVENS. EN PRIMER LUGAR SE ABORDAN LOS ALGORITMOS SECUENCIALES, COMPARANDO ALGORITMOS EXISTENTES CON UN ALGORITMO PROPUESTO. DICHA COMPARACION, BASADA EN UNA NOVEDOSA CARACTERIZACION FUNCIONAL DEL PROBLEMA INDICA QUE EL ALGORITMO PROPUESTO ES COMPETITIVO CON LOS EXISTENTES. LOS ALGORITMOS SECUENCIALES SIRVEN COMO REFERENCIA Y PUNTO DE PARTIDA PARA EL DISEÑO Y LA EVALUACION DE ALGORITMOS PARALELOS SOBRE MULTICOMPUTADORES. SE PROPONEN DOS ALGORITMOS PARALELOS, UNO BASADO EN EL ALGORITMO SECUENCIAL PROPUESTO, EL OTRO ESTA BASADO EN UNO DE LOS ALGORITMOS EXISTENTES. EN EL PRIMER CASO, SE PUEDE REDUCIR A LA MITAD EL MEJOR TIEMPO SECUENCIAL DE LOS ALGORITMOS CONSIDERADOS, HACIENDO USO DE 3 O 4 PROCESADORES. EN EL SEGUNDO CASO SE PUEDE ESPERAR UNA REDUCCION ENTRE LA MITAD Y LA OCTAVA PARTE UTILIZANDO ENTRE 8 Y 32 PROCESADORES, DEPENDIENDO TAMBIEN DEL PROBLEMA. LA EVALUACION DE LOS ALGORITMOS PARALELOS SE REALIZA HACIENDO USO DE UNA TECNICA NOVEDOSA QUE COMBINA EL ANALISIS DEL PARALELISMO MEDIO CON LA UTILIZACION DE UN SIMULADOR. EL ANALISIS PERMITE ESTIMAR EL GRADO DE PARALELISMO POTENCIAL DEL PROBLEMA, ASI COMO EL NUMERO DE PROCESADORES QUE PUEDE SER DE INTERES UTILIZAR. EL SIMULADOR PERMITE UN ANALISIS DETALLADO DEL COMPORTAMIENTO DE LOS ALGORITMOS RESPECTO DE PARAMETROS DE INTERES DE LOS MULTICOMPUTADORES, CONCRETAMENTE RESPECTO DEL NUMERO DE PROCESADORES Y DEL TIEMPO DE ARRANQUE DE LAS COMUNICACIONES.

Autor: GUIL MATA NICOLAS.
Año: 1995.
Universidad: MALAGA .
Centro de lectura: INFORMATICA.
Centro de realización: DEPARTAMENTO: ARQUITECTURA DE COMPUTADORES PROGRAMA DE DOCTORADO: TECNOLOGIA DE LA INFORMACION Y LAS COMUNICACIONES.

Resumen: EN ESTA MEMORIA PRESENTAMOS VARIOS ALGORITMOS RAPIDOS PARA DETECCION DE FIGURAS PARAMETRIZADAS QUE PERMITEN DETECTAR DE FORMA EFICIENTE SEGMENTOS, CIRCULOS Y ELIPSES BASANDONOS EN EL ALGORITMO DE LA TRANSFORMADA DE HOUGH. TAMBIEN SE MUESTRA UN ALGORITMO PARA DETECCION DE FIGURAS ARBITRARIAS. LAS TECNICAS QUE SE HAN APLICADO PARA CONSEGUIR REDUCIR LA COMPLEJIDAD COMPUTACIONAL USAN LA DESCOMPOSICION DEL ESPACIO DE PARAMETROS Y ALGORITMOS DE FOCALIZACION PARA BUSQUEDA DE MAXIMOS. POR OTRO LADO, Y CON EL OBJETIVO DE APLICAR LOS NUEVOS ALGORITMOS EN ENTORNOS DE TIEMPO REAL, HEMOS REALIZADO EL DISEÑO DE UNA ARQUITECTURA DE PROPOSITO ESPECIFICO BASADA EN EL ALGORITMO CORDIC PARA DETECCION DE LINEAS. POR ULTIMO SE HAN PARALELIZADO LOS ALGORITMOS RAPIDOS SECUENCIALES ANTERIORMENTE CITADOS EN UNA ARQUITECTURA MIMD DE MEMORIA DISTRIBUIDA. LOS PROCESOS BASADOS EN VOTACION HAN SIDO SOLUCIONADOS USANDO PROYECCION DE LAZOS. LOS ALGORITMOS DE FOCALIZACION, QUE GENERAN ARBOLES IRREGULARES, SE HAN REALIZADO UTILIZANDO DOS POLITICAS DISTINTAS BASADAS EN BALANCEO ESTATICO Y DINAMICO DE LA CARGA, RESPECTIVAMENTE.