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DISEÑO LOGICO



31 tesis en 2 páginas: 1 | 2
  • ARQUITECTURA BASADA EN CORES PARA CONTROL DE TRANSFERENCIAS DE DATOS EN SOC .
    Autor: BIDARTE PERAITA UNAI.
    Año: 2003.
    Universidad: PAIS VASCO.
    Centro de lectura: INGENIEROS INDUSTRIALES.
    Centro de realización: E.T.S. DE INGENIERÍA DE BILBAO.
    Resumen: Muchos circuitos electrónicos requieren controlar el intercambio de grandes cantidades de datos a muy alta velocidad: maquinaria industrial como empaquetadoras, etiquetadoras o fresadoras, periféricos de PCs como impresoras, plotters o grabadoras, equipos audiovisuales, teléfonos móviles, etc. Esta Tesis propone una arquitectura flexible y escalable para control de transferencia de datos entre módulos embebidos en un único circuito integrado (SoC). El punto de partida es la especificación de un modelo de SoC los suficientemente genérico como para ser válido en una gran variedad de aplicaciones. El diseño de este sistema se ha realizado en base a un conjunto de módulos reutilizables o cores conectados mediante una especificación estándar. La topología de interconexión seleccionada emplea un controlador y un bus dedicados exclusivamente a las transferencias de datos a la alta velocidad. Además, se ha desarrollado una plataforma de simulación válida para cualquier aplicación diseñada en base a la arquitectura propuesta. Dicha plataforma permite verificar la funcionalidad del sistema y analizar el comportamiento de parámetros de rendimiento, como la velocidad de transferencia (bitrate) y la latencia, en función de variables como el número de transferencias de datos simultáneas, el tipo de unidades de datos y el tipo de acceso a una memoria SDRAM. También se presenta un estudio que permite estimar con un alto grado de fiabilidad el rendimiento de futuras aplicaciones. Finalmente, se han implementado todos los circuitos en dos dispositivos FPGA de dos fabricantes diferentes para validar el comportamiento en tarjetas electrónicas reales, estudiar la dependencia de las descripciones de hardware (realizadas en VHDL, al nivel de transferencia entre registros -RTL) de la tecnología y comparar los resultados en área y velocidad de las diferentes implementaciones.
  • APLICACIÓN DE CAMPOS DE GALOIS A LA VERIFICACIÓN PROBABILISTICA DE FUNCIONES BOOLEANAS Y MÉTODOS DE MULTIPLICACIÓN SOBRE CAMPOS DE EXTENSIÓN GF(2M) .
    Autor: IMAÑA PASCUAL JOSÉ LUIS .
    Año: 2002.
    Universidad: COMPLUTENSE DE MADRID.
    Centro de lectura: FÍSICA.
    Centro de realización: FACULTAD DE CIENCIAS FÍSICAS.
    Resumen: El propósito del trabajo de tesis consiste en la aplicación de los campos de Galois a la verificación probabilista de funciones Booleanas, así como en la determinación de métodos de multiplicación sobre los campos de extensión GF(2m) que produzcan multiplicadores sobre dichos campos de complejidad reducida. Con respecto del problema de verificación de circuitos combinacionales, la aproximación probabilista consistente en la obtención de asignaturas a partir de la evaluación, sobre valores selccionados de un campo finito, de expresiones transformadas de las funciones a verificar, representa una buena alternativa a los métodos de verificación clásicos basados en diagramas de decisión. En este trabajo se ha estudiado la utilización de los campos de Galois como campos finitos debido a las simplificaciones que se obtienen cuando se aplican a la verificación probabilista. Se ha desarrollado un método híbrido de verificación que combina las aproximaciones probabilista y determinista clásica, que es aplicable a circuitos combinacionales de dos niveles. Este método utiliza, asimismo, una nueva formulación que se ha desarrollado para el cálculo de operaciones Booleanas. También se ha utilizado un tipo especial de diagramas de decisión para su aplicación a la verificación probabilista de circuitos combinacionales multinivel. Con respecto de la multiplicación sobre campos de extensión GF(2m), se tiene que esta operación es la más costosa y compleja de las utilizadas en la verificación probabilista. Además, este tipo de campos se utilizan en muchas aplicaciones actuales como la criptografía, los códigos algebraicos, etc. Por este motivo, se requiere que la implementación de los multiplicadores sobre GF(2m) sean rápidos y ocupen el menor área posible. Se ha desarrollado un nuevo método de multiplciación sobre GF(2m), denominado transposicional, que produce multiplicadores cuyas complejidades teóricas temporales y espaciales son menores e iguales, respectivamente, a las mejores encontradas en la literatura. Además, la implementación sobre dispositivos reconfigurables de los multiplicadores diseñados con esta metodología, requiere menos área que los multiplicadores convencionales. Este nuevo método se ha aplicado a campos GF(2m) generados por AOPs y por varios tipos de trinomios irreducibles.
  • METODOLOGÍA DE ANÁLISIS DE MODELADO DE SISTEMAS DE EVENTOS DISCRETOS MEDIANTE TÉCNICAS ORIENTADAS A OBJETOS. APLICACIÓN A LA GENERACIÓN DE LA LÓGICA DE CONTROL BASADA EN IEC 61131-3 .
    Autor: GONZÁLEZ SUÁREZ VICTOR MANUEL.
    Año: 2002.
    Universidad: OVIEDO.
    Centro de lectura: INFORMÁTICA.
    Centro de realización: DPTO. INGENIERÍA ELÉCTRICA.
    Resumen: En la presente tesis se elabora la metodología MLAV de análisis y modelado orientado a objetos aplicada al desarrollo de la lógica de control de procesos de eventos discretos secuenciales, que facilita por un lado la labor de generación de la lógica de control de un proceso partiendo de las especificaciones dadas por el cliente sobre cómo desea que se comporte ese proceso, y por otro lado, la tares de asimilar e interpretar esos modelos por cualquier persona (con unos mínimos conocimientos técnicos) ajea a la fase de modelado. Esta metodología se desarrolla sobre la base de una serie de nuevos conceptos definidos a lo largo del presente trabajo como son un conjunto de elementos de base, un método procedural de análisis, una técnica para la captura de la información del modelo (la técnica de Guiado) y la arquitectura de la herramienta software de apoyo a la aplicación sistemática de todos los anteriores elementos denominada LAV (Laboratorio de Automatización Virtual). La hipótesis fundamental que se pretende demostrar con este trabajo establece que es posible confeccionar un modelo orientado a objetos de la lógica de control de un proceso de eventos discretos secuencial basándose principalmente en la simulación de ese proceso sobre la que se aplica la técnica de guiado como mecanismo de captura de la información necesaria para elaborarlo, para posteriormente, y a partir de mismo, generar un programa de control expresado siguiendo la norma IEC 61131-3. El tipo de modelo que se va a generar al seguir esta metodología será orientado a objetos por varios motivos: 1,- Porque los métodos del modelado orientados a objetos están siendo los más ampliamente aceptados por la comunidad de ingenieros de software, como así lo demuestra el hecho de que las metodologías de análisis y modelado más utilizadas en la actualidad por ellos (RUP y XP) se basen en estos métodos, y el hecho de que grandes compañías como Siemens y ABB estén comenzando a explorar también este terreno. 2,- MLAV emplea la simulación del proceso la cual se organiza en torno a objetos que representan a los objetos de la realidad. De esta forma se consigue que el modelo de la lógica de control esté más próximo a la información del modelo del proceso expresada por medio de su simulación, lo que hace que sea más fácilmente entendible. Resultados parciales de este trabajo han sido publicados por el autor en diferentes foros nacionales e internacionales: XIX Jornadas de Automática en Madrid (1999), XX Jornadas de Automática en Sevilla (2000), IEEE Transactions on Education (2001), Frontiers in Education Conference (2001) en Reno, Nevada, EE.UU.
  • TÉCNICAS DE VERIFICACIÓN TÉRMICA PARA ARQUITECTURAS DINÁMICAMENTE RECONFIGURABLES .
    Autor: LÓPEZ BUEDO SERGIO.
    Año: 2002.
    Universidad: AUTONOMA DE MADRID.
    Centro de lectura: ESCUELA POLITÉCNICA SUPERIOR.
    Centro de realización: ESCUELA POLITÉCNICA SUPERIOR.
    Resumen: La verificación térmica es una técnica cada vez más útil en el mundo de las FPGAs (Field-Programmable Gate Arrays). Varias son las razones para esta afirmación: la creciente capacidad de los dispositivos lógicos programables, el aumento de la complejidad y del consumo de los circuitos que se implementan en ellos, y la aparición de nuevos estilos de diseño, como la reconfiguración en tiempo de ejecución. En esta tesis se han estudiado diferentes posibilidades para integrar sensores de temperatura en FPGAs: osciladores en anillo, diodos de enclavamiento y osciladores dedicados, embebidos por el fabricante de los dispositivos. Se ha realizado una experimentación exhaustiva, y se ha desarrollado una metodología para la operación y el calibrado que elimina el problema de autocalentamiento. De todos los sensores, los osciladores en anillo han resultado ser la mejor opción: son pequeños y sencillos, se pueden implementar en cualquier posición del chip y en cualquier dispositivo programable, tienen muy buena linealidad y una buena sensibilidad, del orden de 0,2% por ºC. Empleando esta técnica, se ha creado un sensor de temperatura para arquitecturas reconfigurables en tiempo de ejecucción, que pude ser dinámicamente insertado y eliminado de la FPGA, sin alterar el funcionamiento del resto del circuito. Adicionalmente, se ha desarrollado un método que minimiza la mayor desventaja de los osciladores en anillo: su sensibilidad a las variaciones en la tensión de alimentación. Por útlimo, se ha demostrado que con esta técnica es posible realizar mapas térmicos de FPGAs en condiciones reales de funcionamiento, una aplicación inédita, imposible de realizar con las herramientas disponibles hasta el momento. Entre sus principales utilidades figuran la detección de zonas calientes dentro del circuito, la cuantificación de la eficacia de una determinada opción de refrigeración, la detección de errores por reconfiguración o la localización de fallos de diseño tales como colisiones de buses. Se abre además un nuevo campo de aplicación de las FPGAs: estos dispositivos pueden resultar de gran utilidad para todos aquellos diseñadores que se ocupan de medir los parámetros térmicos de los encapsulados de los circuitos integrados.
  • NUEVAS ESTRUCTURAS RNS PARA LA SINTESIS VLSI DE SISTEMAS DE PROCESAMIENTO DIGITAL DE SEÑALES .
    Autor: RAMIREZ PEREZ DE INESTROSA JAVIER.
    Año: 2001.
    Universidad: GRANADA.
    Centro de lectura: CIENCIAS.
    Centro de realización: FACULTAD DE CIENCIAS, UNIVERSIDAD DE GRANADA.
    Resumen: Actualmente, las nuevas tecnologias de procesamiento digital de señales estan demandando altas velocidades de procesamiento numerico. Las limitaciones asociadas a los sistemas numericos tradicionales dificultan el procesamiento de señales en tiempo real. La tesis se dedica fundamentalmente al desarrollo de nuevas estructuras basadas en el sistema numerico de residuos (RNS) para procesamiento digital de señales de altas prestaciones. En concreto, se proponen nuevas estructuras de procesamiento de imágenes digitales para los nuevos estandares de codificacion. Estas nuevas propuestas demuestran ser mas rapidas que las basadas en los sistemas numericos convencionales y tienen un elevado interes por sus directas aplicaciones multimedia e Internet. Se ha dado especial enfasis a las transformadas discretas coseno y a la transformada discreta wavelet por sus numerosas aplicaciones en el campo del procesamiento de imágenes y video. La tesis incluye un exhaustivo analisis de los sistemas desarrollados y una comparativa con las estructuras clasicas. Este analisis se ha realizado utilizando dispositivos logicos programables y dos tecnologias VLSI CMOS basadas en celdas estandar. Los sistemas desarrollados han demostrado ser mas rapidos que los sistemas tradicionales con una complejidad comparable o incluso inferior.
  • ORTOGONALIDAD DE LA CONCURRENCIA EN MODELOS DE CONCURRENCIA ORIENTADOS A OBJETO.
    Autor: AYUDE VAZQUEZ JOSE.
    Año: 2001.
    Universidad: VIGO.
    Centro de lectura: INFORMATICA.
    Centro de realización: ESCUELA SUPERIOR DE INGENIEROS INDUSTRIALES.
    Resumen: La presente tesis intenta dar una solucion a la problemática de la rensabilidad de la concurrencia, proponiendo unos principios para la construccion de COOL´s con una alta ortogonalidad de la concurrencia y definiendo un lenguaje con un alto grado de cumplimiento de estos principios, que consigue un alta rensabilidad.
  • ESTUDIO DE LA APLICACIÓN DE LOS DISPOSITIVOS PROGRAMABLES TIPO FPGA AL DISEÑO DE CIRCUITOS DIGITALES DE COMUNICACIÓN.
    Autor: VAQUERO GARROTE LUIS-JOSE.
    Año: 2001.
    Universidad: VALLADOLID.
    Centro de lectura: INGENIEROS INDUSTRIALES.
    Centro de realización: E.T.S. INGENIEROS INDUSTRIALES.
    Resumen: Debido a las múltiples posibilidades que ofrecen los circuitos digitales configurables, los mismos se han utilizado en diversos trabajos de investigación del Departamento de Tecnología Electrónica de la Universidad de Valladolid, dirigidos al diseño de arquitecturas hardware programables, basadas en estructuras segmentadas sobre PLD y FPGA, para el procesamiento de datos y señales a alta velocidad. Los circuitos digitales de comunicación se caracterizan por necesitar cada vez mayores velocidades de procesamiento, gestión de múltiples canales simultaneamente, alta densidad de integración y cortos tiempos de desarrollo, por lo que las FPGAs son buenos candidatos para la implantación de los mismos. El objetivo principal de esta Tesis, que se enmarca dentro de la citada línea de investigación del Departamento, es el estudio de los dispositivos programables tipo FPGA y su aplicación, mediante el desarrollo de una metodologia de diseño adecuada, a circuitos digitales de comunicaciones. Para alcanzar este objetivo se desarrollan en la Tesis los siguientes puntos: 1. Estudio del estado de la técnica en los campos de los circuitos electrónicos configurables, las metodologías de diseño digital, y los sistemas electrónicos de comunicaciones. 2. Desarrollo de una metodologia de diseño de circuitos digitales complejos orientada a los circuitos digitales configurables y basada en VHDL. 3. Aplicación de dicha metodología al desarrollo de distintos circuitos de comunicaciones, entre los que se han elegido los módulos de entrada y salida de un circuito módem MSK y de un concentrador conmutado de red local ethernet 10BASE-T.
  • DISEÑO DE APROXIMADORES FUNCIONALES OPTIMIZADOS PARA CIRCUITOS ELECTRÓNICOS NEURO-BORROSOS .
    Autor: BASTERRECHEA OYARZABAL KOLDOBIKA.
    Año: 2001.
    Universidad: PAIS VASCO.
    Centro de lectura: CIENCIAS.
    Centro de realización: FACULTAD DE CIENCIAS.
    Resumen: El concepto de soft computing ha cristalizado durante los últimos años fundamentándose en los recientes trabajos sobre análisis borroso de datos, lógica borrosa, estructuras neuronales adaptativas y algoritmos de aprendizaje, tanto los basados en el gradiente como los basados en la computación evolutiva y probabilística. La utilización de técnicas de soft computing sobre sistemas de inferencia borrosa (SIB) y redes neuronales artificiales (RNA) está produciendo un notable desarrollo en el campo tanto de los productos de consumo como de los sistemas industriales con propiedades "inteligentes". En los sistemas de computación neuro-borrosa, la información se representa y procesa mediante funciones de activación (FA) o funciones de pertenencia (FP), habitualmente funciones no-lineales. Efectivamente, el cálculo de las FA en las RNA, típicamente sigmoidales y gaussianas, y de las FP en los SIB, normalmente gaussianas o campanas generalizadas, es uno de los factores que condicionan de manera decisiva la capacidad de los sistemas neuro-borroso (SNB) en términos de precisión y velocidad de operación. En este contexto, este trabajo pretende ser una aportación al actual desarrollo de hardware específico para computación neuro-borrosa. En primer lugar se describe el diseño de un nuevo método de aproximación de funciones no-lineales basado en operadores reticulares con capacidad de interpolación recursiva, que hemos denominado interpolación recursiva centrada o IRC. Este esquema genera funciones lineales a tramos (PWL) iterativamente más suaves (con más tramos) sin coste alguno en el número de parámetros a definir. - Como validación de las paroximaciones obtenidas, se realiza el estudio experimental del comportamiento de sistemas neuro-borrosos con funciones de activación y pertenencia aproximadas según el nivel de precisión considerado. De este análisis se extraen conclusiones cuantitativas en relación a la capacidad de aproximación de los sistemas neuro-borrosos en función del grado de suavidad y el error de aproximación de sus funciones nodales básicas (sigmoides y gaussianas). Para finalizar, se realiza el diseño digital de circuitos aproximadores de las mencionadas funciones de activación y pertenencia basado en la interpolación recursiva centrada. Asimismo, se realiza la descripción VHDL de estos circuitos y de sus bloques funcionales fundamentales para favorecer su simulación y posible síntesis sobre cualquier plataforma de diseño. Por último, se implementan los circuitos sobre lógica programable, concretamente sobre una FPGA, y se comprueba su correcto funcionamiento.
  • INTERFICIES DE LAS COMUNIDADES VIRTUALES. FORMULACIÓN DE MÉTODOS DE ANÁLISIS Y DESARROLLOS DE LOS ESPACIOS EN LAS COMUNIDADES EN RED .
    Autor: LONDOÑO LÓPEZ FELIPE CÉSAR.
    Año: 2001.
    Universidad: POLITECNICA DE CATALUÑA.
    Centro de lectura: ARQUITECTURA.
    Resumen: La Tesis INTERFICIES DE LAS COMUNIDADES VIRTUALES propone un acercamiento al tema del diseño de las inerficies desde la perspectiva de espacios de comunicación y de relación funcional, formal, tecnológica y de contenidos en comunidades virtuales. Se trata de una análisis sistemático y riguroso de la evolución de las interficies que recoge las diversas teorías que sobre el tema se han propuesto desde diversos campos del conocimiento. El objetivo central de la tesis es la formulación y aplicación de un método para el análisis y el diseño de las interficies de las comunidades virtuales. Este objetivo se cumplió en cuanto la tesis define una metodología de análisis de los componentes de las interficies y propone modelos de desarrollo de comunidades virtuales. La tesis aporta un sistema metodológico novedoso de análisis de los medios, que se considera aplicable.
  • HIGH PERFORMANCE INSTRUCTION FETCH USING SOFTWARE AND HARDWARE CO-DESING .
    Autor: RAMÍREZ BELLIDO ALEJANDRO.
    Año: 2001.
    Universidad: POLITECNICA DE CATALUÑA.
    Centro de lectura: INFORMÁTICA.
    Centro de realización: DEPARTAMENTO DE ARQUITECTURA DE COMPUTADORES.
    Resumen: En los últimos años, el diseño de procesadores de altas prestaciones ha progresado a lo largo de dos corrientes de investigación: incrementar la profundidad del pipeline para permitir mayores frecuencias de reloj, y ensanchar el pipeline para permitir la ejecucción paralela de un mayor número de instrucciones. Diseñar un procesador de altas prestaciones implica balancear todos los componentes del procesador para asegurar que el rendimiento global no esta limitado por ningún componente individual. Esto quiere decir que si dotamos al procesador de una unidad de ejecución más rápida, hay que asegurarse de que podemos hacer fetch y decodificar instrucciones a una velocidad suficiente para mantener ocupada a esa unidad de ejecución. Esta tesis explora los retos presentados por el diseño de la unidad de fetch desde dos puntos de vista: el diseño de un software mas adecuado para las arquitecturas de fetch ya existentes, y el diseño de un hardware adaptado a las características especiales del nuevo software que hemos generado. Nuestra aproximación al diseño de un suevo software ha sido la propuesta de un nuevo algoritmo de reordenación de código que no solo pretende mejorar el rendimiento de la cache de instrucciones, sino que al mismo tiempo pretende incrementar la anchura efectiva de la unidad de fetch. Usando información sobre el comportamiento del programa (profile data), encadenamos los bloques básicos del programa de forma que los saltos condicionales tendrán tendencia a ser no tomados, lo cual favorece la ejecucción secuencial del código. Una vez hemos organizado los bloques básicos en estas trazas, mapeamos las diferentes trazas en memoria de forma que minimicen la cantidad de espacio requerida para el código realmente útil, y los conflictos en memoria de este código. Además de describir el algoritmo, hemos realizado un análisis en detalle del impacto de estas optimizaciones sobre los diferentes aspectos del rendimiento de la unidad de fetch: la latencia de memoria, la anchura efectiva de la unidad de fetch, y la capacidad de predicción del predictor de saltos. Basado en el análisis realizado sobre el comportamiento de los códigos optimizados, proponemos también una modificación del mecanismo de la trace cache que pretende realizar un uso mas efectivo del escaso espacio de almacenaje disponible. Este mecanismo utiliza la trace cache únicamente para almacenar aquellas trazas que no podrían ser proporcionadas por la cache de instrucciones en un único ciclo. También basado en el conocimiento adquirido sobre el comportamiento de los códigos optimizados, proponemos un nuevo predictor de saltos que hace un uso extensivo de la misma información que se uso para reordenar el código, pero en este caso se usa para mejorar la precisión del predictor de saltos. Finalmente, proponemos una nueva arquitectura para la unidad de fetch del procesador basada en explotar las características especiales de los códigos optimizados. Nuestra arquitectura tiene un nivel de complejidad muy bajo, similar al de una arquitectura capaz de leer un único bloque básico por ciclo, pero ofrece un rendimiento muy superior, siendo comparable al de una trace cache, mucho más costosa y compleja.
  • CONTRIBUCIÓN AL ESTUDIO DE LAS MEDIDAS EN LA LÓGICA BORROSA: CONDICIONALIDAD, ESPECIFICIDAD Y TRANSITIVIDAD .
    Autor: GARMENDIA SALVADOR LUIS.
    Año: 2001.
    Universidad: POLITECNICA DE MADRID.
    Centro de lectura: INGENIEROS DE CAMINOS.
    Centro de realización: E.T.S.I. CAMINOS, CANALES Y PUERTOS.
    Resumen: Esta memoria de doctorado pretende revisar el concepto de medida y de medida borrosa para estudiar y proponer unas nuevas medidas de incondicionalidad, de especificidad y de transitividad. En el segundo capítulo se proponen dos métodos para medir la u-T-incondicionalidad de relaciones borrosas como un valor que permita analizar si la inferencia borrosa generaliza el modus ponens. Se utiliza una distancia generalizada no simétrica 1-Jt para calcular dicho valor y se demuestra que con dicha distancia ambas formas de medir la u-T-incondicionalidad resultan iguales para toda t-norma continua. Se ofrecen ejemplos para relaciones finitas y para los principales operadores de implicación residuales, S-implicaciones, QM-implicaciones y conjunciones. En el tercer capítulo se proponen las
  • USO DE INTERNET EN EL ENTORNO EDUCATIVO: MODELOS, RENDIMIENTO Y EVOLUCIÓN .
    Autor: ZUÑIGA ZÁRATE ANA GABRIELA.
    Año: 1999.
    Universidad: POLITECNICA DE CATALUÑA.
    Centro de lectura: INGENIEROS INDUSTRIALES .
    Resumen: La tesis "Uso de Internet en el entorno educativo; Modelos, rendimiento y evolución" se sitúa en la intersección de la educación a distancia y la tecnología educativa, centrándose principalmente en el uso de Internet como herramienta de comunicación en el entorno educativo. La tesis tiene como objetivo realizar aportaciones en el desarrollo de "Aulas Virtuales", uno de los modelos más extendidos en la actualidad para facilitar los sitemas de educación a distancia. El trabajo de investigación da comienzo en 1996 con el estudio de diversas herramientas tecnológicas para la creación de cursos: WebCT, TopClass, WebFuse. Esta tesis se inicia paralelamente al surgimiento de las primeras herramientas para desarrollar cursos en línea, es por ello que se puede considerar ésta investigación como un trabajo yendo de manera continuada, puesto que los años siguientes éstas herramientas mejoran de manera considerable a la vez que surgen otras como E-education, Virtual-U, LearningSpace, etc. A partir del estudio de los modelos de WebCT, TopClass y WebFuse, se propone uno nuevo con el cual se inicia así el recorrido de desarrollo técnico y experimental de una herrameinta propia para el soprot de cursos de formación a distancia a través del concepto de "Aula Virtual". Todas las versiones del Aula Virtual han tenido diveros grados de implantación real y actualmente los trabajos de esta tesis han conducido al desarrollo de u nprototipo denominado GIM-AV que se utiliza en diversas situaciones reales de formación.
  • UNA APORTACION AL DISEÑO DE CIRCUITOS ARITMETICOS MEDIANTE LOGICA UMBRAL.
    Autor: FERNANDEZ RAMOS JOSE.
    Año: 1997.
    Universidad: MALAGA.
    Centro de lectura: INFORMATICA.
    Centro de realización: DEPARTAMENTO: ELECTRONICA PROGRAMA DE DOCTORADO: TECNOLOGIAS DE LA INFORMACION Y LAS COMUNICACIONES.
    Resumen: La Lógica Umbral representa una interesante alternativa a la lógica convencional en la realización de circuitos aritméticos. En el presente trabajo se desarrolla esta aplicación de la Lógica Umbral introduciendo innovaciones tanto en la estructura de los circuitos que forman las puertas umbral como en la arquitectura de sumadores y multiplicadores umbral. En relación al primer caso, se presenta un nuevo tipo de puerta umbral, la puerta balanza, del que se establecen sus características y propiedades fundamentales. Se aportan tres estructuras de circuito diferentes que corresponden a este tipo de puertas y, mediante simulación, se analizan sus prestaciones en cuanto a velocidad de operación, consumo de potencia, tamaño y fan-in. En cuanto al segundo apartado, se han desarrollado estructuras básicas concretas que realizan las funciones aritméticas de suma y multiplicación binarias teniendo en cuenta las restricciones que presentan las puertas umbral en cuanto a fan-in y peso máximo representado. En el caso de los sumadores de dos operandos, se presenta una nueva forma de obtención de los bits de suma en la que se utilizan los acarreos de entrada y salida. Mediante la combinación de este método y una modificación de la técnica del "carry lookahead adder" se propone una metodología general de realización de sumadores con puertas umbral que relaciona todos sus parámetros importantes: máximo fan-in de las puertas y profundidad y tamaño del circuito en función del número de bits a sumar. En el caso de los multiplicadores, se estudian varias posibilidades de realización de multiplicadores de 4 y 8 bits en diferente número de niveles, indicando las ventajas e inconvenientes de cada uno y se propone un método modular de extensión a un mayor número de bits que aporta una regularidad en el diseño muy adecuada para la implementación en circuitos VLSI.
  • DISEÑO DE UN ATPG PARA CIRCUITOS SECUENCIALES ASINCRONOS MEDIANTE UN METODO ALGEBRAICO.
    Autor: PAREDES DIAZ RICARDO ANGEL.
    Año: 1997.
    Universidad: GRANADA.
    Centro de lectura: CIENCIAS.
    Centro de realización: DEPARTAMENTO: ELECTRONICA Y TECNOLOGIA DE COMPUTADORES PROGRAMA DE DOCTORADO: NUEVAS PERSPECTIVAS EN MICROELECTRONICA Y TECNOLOGIA DE COMPUTADORES.
    Resumen: Se presenta la extensión de un método algebraico-booleano de generación de patrones de test para circuitos booleanos que permite su aplicación al tests de circuitos secuenciales asíncronos. Para ello se empleó una técnica de estructura combinacional iterativa y se extendieron los procedimientos fundamentales del algoritmo combinacional de referencia, tales como los procedimientos tabulares de resolución de ecuaciones booleanas para su ejecución más eficiente. En ese proceso de extensión se ha tenido en cuenta la dependencia de las secuencias de vectores con respecto al tiempo, además de la extensión de los procedimientos modularizados en puntos de fan-out. Las secuencias de entradas se determinan a través de un procedimiento iterativo de justificación de niveles de tiempo inverso, en los que hay un encadenamiento entre la parte combinacional del término. Este encadenamiento se resuelve en el nivel de tiempo actual, y la parte secuencial, que se justifica en un sucesivo nivel, donde se analiza similarmente en parte combinacional y secuencial iterativamente. Se introduce como mecanismo de obtención de solución y para evitar análisis en lazos infinitos, la eliminación de las variables de estados iterativas y de la variable con falta. Esta última como iterativa en el paso de sensibilización y por reglas de paridad de inversión en el paso de propagación. El algoritmo ejecuta los pasos algebraicos de sensibilización y de propagación, resolviendo las ecuaciones tabularmente, y el paso de test como la intersección tabular de soluciones de cubos de sensibilización y propagación. Se establecen categorías de prioridad en la obtención de los tests en un análisis de selección de soluciones. Como culminación, se implementó el ATPG llamado TESEA.
  • UN NUEVO PROCEDIMIENTO PARA LA MINIMIZACION AND-EXOR Y SU PARALELIZACION EN SISTEMAS DE MEMORIA DISTRIBUIDA.
    Autor: PARRILLA ROURE LUIS.
    Año: 1996.
    Universidad: GRANADA.
    Centro de lectura: CIENCIAS .
    Centro de realización: DEPARTAMENTO: ELECTRONICA Y TECNOLOGIA DE COMPUTADORES PROGRAMA DE DOCTORADO: NUEVAS PERSPECTIVAS EN MICROELECTRONICA Y TECNOLOGIA DE COMPUTADORES.
    Resumen: EN LOS ULTIMOS AÑOS HA SURGIDO UN GRAN INTERES POR LA REALIZACION DE CIRCUITOS LOGICOS UTILIZANDO SINTESIS AND-EXOR DEBIDO A QUE, EN GENERAL, ESTE TIPO DE CIRCUITOS REQUIEREN MENOR NUMERO DE PUERTAS QUE LOS AND-OR PARA SU REALIZACION, Y A UNA SERIE DE TRABAJOS QUE INDICAN QUE EL TEST DE ESTRUCTURAS AND-EXOR RESULTA MAS SIMPLE. ESTE HECHO ES ESPECIALMENTE RELEVANTE EN EL DISEÑO DE CIRCUITOS INTEGRADOS VLSI POR LA GRAN IMPORTANCIA Y COMPLEJIDAD QUE PRESENTA EL PROCESO DEL TEST EN TALES CIRCUITOS, Y EN IMPLEMENTACIONES CON FPGAS, DONDE SE CONSIGUE UN GRAN AHORRO DE PUERTAS FRENTE A LA SINTESIS AND-OR. LAS INTERESANTES PROPIEDADES DE LA LOGICA AND-EXOR SON CONOCIDAS DESDE HACE CIERTO TIEMPO, PERO NO HAN PODIDO SER APROVECHADAS HASTA LA ACTUALIDAD POR DOS INCONVENIENTES QUE PRESENTABA ESTE TIPO DE SINTESIS: A) LA PUERTA EXOR REQUERIA MAYOR AREA QUE LA OR PARA SU INTEGRACION. B) NO EXISTIA UN PROCEDIMIENTO DE MINIMIZACION AND-EXOR QUE PROPORCIONARA RESULTADOS SATISFACTORIOS EN UN TIEMPO RAZONABLE. LA CUESTION A) SE HA RESUELTO CON LOS AVANCES EN LA TECNOLOGIA DE FABRICACION DE CIRCUITOS INTEGRADOS, Y QUEDA TOTALMENTE ELIMINADA SI SE UTILIZAN DISPOSITIVOS PROGRAMABLES DEL TIPO PLA O FPGA. EL INCONVENIENTE B) NO SE ENCUENTRA RESUELTO, AUNQUE LA DISPONIBILIDAD DE ORDENADORES CON MAYOR CAPACIDAD DE PROCESAMIENTO Y MEMORIA ESTA PERMITIENDO GRANDES AVANCES EN ESTE TERRENO. EN ESTA TESIS SE DESARROLLA UNA SOLUCION A LA CUESTION B) BASADA EN UN NUEVO PLANTEAMIENTO DE LA MINIMIZACION AND-EXOR COMO PROBLEMA DE OPTIMIZACION COMBINATORIA. EL PROCEDIMIENTO DE MINIMIZACION DESARROLLADO, A DIFERENCIA DE LOS DEMAS QUE APARECEN EN LA LITERATURA, UTILIZA UN ALGORITMO NO DETERMINISTA COMO ES EL ENFRIAMIENTO SIMULADO PARA CONTROLAR LA APLICACION DE UN CONJUNTO DE REGLAS DE REESCRITURA SOBRE LAS FUNCIONES A MINIMIZAR. LA UTILIZACION DE UN METODO NO DETERMINISTA PERMITE DECIDIR QUE CALIDAD DE LA SOLUCION SE VA A OBTENER SEGUN EL TIEMPO DE EJECUCION QUE SE ESTE DISPUESTO A ESPERAR. UN PROCEDIMIENTO DETERMINISTA NO ADMITE ESTA POSIBILIDAD, Y NO PUEDE MEJORARSE LA SOLUCION MEDIANTE UN AUMENTO DEL TIEMPO DE EJECUCION. EL PROCEDIMIENTO DESARROLLADO EN LA MEMORIA, DENOMINADO RRMIN2, PERMITE LA MINIMIZACION AND-EXOR DE FUNCIONES COMPLETAMENTE O INCOMPLETAMENTE ESPECIFICADAS, CON UNA O VARIAS SALIDAS. SE HAN REALIZADO PRUEBAS EXPERIMENTALES, COMPARANDO EL PROCEDIMIENTO CON LOS METODOS MAS IMPORTANTES QUE APARECEN EN LA LITERATURA; OBTENIENDOSE UNAS PRESTACIONES MUCHO MEJORES POR PARTE DE RRMIN2. POR OTRA PARTE, SE HA TRATADO DE APROVECHAR LA DISPONIBILIDAD ACTUAL DE SISTEMAS MULTIPROCESADOR O, EN SU DEFECTO, DE UNA SERIE DE ORDENADORES CONECTADOS EN RED, DE LA QUE SE DISPONE EN CUALQUIER DEPARTAMENTO DEDICADO AL DISEÑO DE SISTEMAS DIGITALES Y/O CIRCUITOS INTEGRADOS CON EL OBJETIVO DE REDUCIR LOS TIEMPOS DE EJECUCION. PARA ELLO SE HA PROCEDIDO A PARALELIZAR EL PROCEDIMIENTO DESARROLLADO USANDO EL SOFTWARE DE DOMINIO PUBLICO PVM (PARALLEL VIRTUAL MACHINE), MUY EXTENDIDO Y UTILIZADO POR UNA GRAN CANTIDAD DE PLATAFORMAS MULTIPROCESADOR, Y QUE ADEMAS PERMITE DE FORMA SENCILLA UTILIZAR UNA RED DE ESTACIONES DE TRABAJO COMO UN SISTEMA MULTIPROCESADOR DE MEMORIA DISTRIBUIDA.
  • DISEÑO FORMAL ORIENTADO A HARDWARE DE SISTEMAS TELEMATICOS: DE LOTOS A VHDL.
    Autor: MARIN LOPEZ ANDRES.
    Año: 1995.
    Universidad: POLITECNICA DE MADRID.
    Centro de lectura: INGENIEROS DE TELECOMUNICACION .
    Centro de realización: DEPARTAMENTO: INGENIERIA DE SISTEMAS TELEMATICOS PROGRAMA DE DOCTORADO: INGENIERIA DE SISTEMAS TELEMATICOS.
    Resumen: EN ESTA TESIS SE PROPONE EL USO DE UNA METODOLOGIA BASADA EN LOS LENGUAJES LOTOS Y VHDL Y EN HERRAMIENTAS DE DISEÑO AUTOMATICAS PARA EL DISEÑO DE SISTEMAS TELLEMATICAS Y APLICACIONES ORIENTADAS A CONTROL. LA METODOLOGIA PROPONE REALIZAR ESPECIFICACIONES MEDIANTE REFINAMIENTOS SUCESIVOS. DICHAS ESPECIFICACIONES HAN DE SER VALIDADAS CON RESPECTO A UNA ESPECIFICACION FORMAL DE REQUISITOS DEL SISTEMA. LAS IMPLEMENTACIONES EN VHDL SINTETIZABLE SE OBTIENEN POR TRADUCCION AUTOMATICA. LA TRADUCCION SE DEMUESTRA QUE ES CORRECTA SIEMPRE DE FORMA QUE NO ES PRECISO VERIFICARLA EN CADA DISEÑO. A PARTIR DE ESTA DESCRIPCION VHDL SE UTILIZAN LAS HERRAMIENTAS DE SINTESIS AUTOMATICAS. EN EL DESARROLLO DE ESTA TESIS SE DESCRIBE LA TRADUCCION DE LOTOS A VHDL Y LA DEMOSTRACION FORMAL DE QUE ES CORRECTA. DEBIDO AL GRAN NUMERO DE DEMOSTRACIONES INTERMEDIAS QUE COMPORTA ESTA DEMOSTRACION, SE DECIDE IMPLEMENTAR LAS SEMANTICAS DE AMBOS LENGUAJES, DE LA TRADUCCION Y DE LA FUNCION DE CORRESPONDENCIA DE ESTADOS VHDL A ESTADOS LOTOS EN UN LENGUAJE FUNCIONAL DE EVALUACION PEREZOSO LLAMADO GOFER. TODAS LAS DEMOSTRACIONES SON AUTOMATIZABLES EN GOFER.
  • DESARROLLO DE METODOLOGIAS PARA SINTESIS Y OPTIMIZACION DE CIRCUITOS LOGICOS MULTINIVEL .
    Autor: LANCHARES DAVILA JUAN.
    Año: 1994.
    Universidad: COMPLUTENSE DE MADRID.
    Centro de lectura: FISICA.
    Centro de realización: DEPARTAMENTO: INFORMATICA Y AUTOMATICA PROGRAMA DE DOCTORADO: SISTEMAS INFORMATICO Y CIENCIAS DE LA COMPUTACION.
    Resumen: EL OBJETIVO DEL TRABAJO ES EL ESTUDIO DE LA SINTESIS LOGICA COMBINACIONAL MULTINIVEL USANDO LOS ALGORITMOS HEURISTICOS DEL "SIMULATED ANNEALING" Y LOS ALGORITMOS GENETICOS. UTILIZAMOS FUNCIONES DE COSTE BASADAS EN EL NUMERO DE LITERALES DE LA FUNCION LOGICA A OPTIMIZAR A LOS QUE POSTERIORMENTE AÑADIMOS ALGUNOS TERMINOS CORRECTORES. CASI TODOS LOS PROBLEMAS DE OPTIMIZACION LOGICA SON COMBINATORIOS, ES DECIR NOS SE PUEDE ENCONTRAR LA SOLUCION EN TIEMPOS RAZONABLES. LOS ALGORITMOS HEURISTICOS CONSIGUEN RESULTADOS APROXIMADOS EN TIEMPOS ACEPTABLES. ENTRE ESTE TIPO DE ALGORITMOS SE ENCUENTRAN EL SIMULATED ANNEALING Y LOS GENETICOS, QUE TIENEN EN COMUN EMULAR PROCESOS DE LA NATURALEZA. EL SIMULATED ANNEALING SE BASA EN CONSIDERACIONES TERMODINAMICAS EN LAS QUE EL ENFRIAMIENTO SE INTERPRETA COMO UN PROCEDIMIENTO DE OPTIMIZACION. LOS ALGORITMOS GENETICOS SE INSPIRAN EN PROCESOS DE BUSQUEDA Y SELECCION NATURAL QUE HACEN SOBREVIVAN LOS INDIVIDUOS MAS APTOS DE CADA ESPECIE. AMBOS ALGORITMOS UTILIZAN MECANISMOS DE BUSQUEDA ALEATORIA DIRIGIDOS A LA OBTENCION DE VALORES DECRECIENTES DE LAS FUNCIONES DE COSTE. EL SIMULATED ANNEALING DIRIGE SU BUSQUEDA MEDIANTE LA FUNCION DE DISTRIBUCION DE BOLTZMAN Y EL ALGORITMO GENETICO DIRIGE LA BUSQUEDA MEDIANTE MECANISMOS DE SELECCION, CRUCE Y MUTACION. AMBOS ALGORITMOS LOS HEMOS PROBADO SOBRE BANCOS DE PRUEBAS DEL INTERNATIONAL WORKSHOP ON LOGIC SYNTHESIS DEL AÑO 1993.
  • DESARROLLO Y APLICACION DE UN PROGRAMA DE GESTION INFORMATIZADA DE ARCHIVOS CLINICOS EN CIRUGIA ORTOPEDICA Y TRAUMATOLOGIA .
    Autor: AGUIAR GARCIA FRANCISCO.
    Año: 1993.
    Universidad: MALAGA.
    Centro de lectura: MEDICINA.
    Centro de realización: DEPARTAMENTO: MEDICINA PREVENTIVA Y SALUD PUBLICA PROGRAMA DE DOCTORADO: BIOQUIMICA CLINICA.
    Resumen: SE DESARROLLO UN SISTEMA DE REGISTRO INFORMATIZADO DE PACIENTES ATENDIDOS EN UN SERVICIO DE CIRUGIA ORTOPEDICA Y TRAUMATOLOGIA, QUE OFRECE COBERTURA AL MAYOR NUMERO POSIBLE DE APLICACIONES TANTO ASISTENCIALES Y ADMINISTRATIVAS COMO DOCENTES Y DE INVESTIGACION. ESTE SISTEMA SUPONE UNA ETAPA INTERMEDIA EN EL PROCESO DE INFORMATIZACION DE LA HISTORIA CLINICA E INCORPORA LOS DATOS CONTENIDOS EN EL CONJUNTO MINIMO BASICO DE DATOS (CMBD), EL SISTEMA DE CODIFICACION DE LA CLASIFICACION INTERNACIONAL DE ENFERMEDADES Y EL CALCULO DE LOS INDICES DE ACTIVIDAD ASISTENCIAL DEL SISTEMA DE INFORMACION INTERHOSPITALES, ENTRE OTRAS CARACTERISTICAS DE DISEÑO. EL ESTUDIO DE CUMPLIMENTACION DE REGISTROS CLINICOS ANTES Y DESPUES DE LA IMPLANTACION DEL SISTEMA INFORMATICO EN TRES HOSPITALES DE LA PROVINCIA DE MALAGA OBTUVO COMO RESULTADO LA MEJORA SIGNIFICATIVA DE LA CUMPLIMENTACION DE LOS DATOS CLINICOS Y ADMINISTRATIVOS EN LOS REGISTROS DE PACIENTES.
  • CONTRIBUCION A LAS METODOLOGIAS DE AUTO-TEST DE CIRCUITOS VLSI, BASADAS EN LA GENERACION DE VECTORES ALEATORIOS PONDERADOS.
    Autor: MIRANDA CORBALAN MIGUEL ANGEL.
    Año: 1993.
    Universidad: POLITECNICA DE MADRID.
    Centro de lectura: INGENIEROS DE TELECOMUNICACION.
    Centro de realización: DEPARTAMENTO: INGENIERIA ELECTRONICA PROGRAMA DE DOCTORADO: CIRCUITOS Y SISTEMAS ELECTRONICOS INTEGRADOS.
    Resumen: LAS METODOLOGIAS DE AUTO-TEST PRESENTAN UNA SERIE DE VENTAJAS MUY IMPORTANTES EN LO QUE RESPECTA AL ABARATAMIENTO DE LOS COSTES AASOCIADOS AL TEST DE CIRCUITOS DIGITALES DE MUY ALTA COMPLEJIDAD. ENTRE ELLAS SE ENCUENTRAN: INDEPENDENCIA TECNOLOGICA CON RESPECTO AL EQUIPO DE TEST, USO DEL CONCEPTO DE JERARQUIA A TODOS LOS NIVELES DE DISEÑO, Y MANTENIMIENTO GRATUITO. SIN EMBARGO, BAJO DETERMINADAS CIRCUNSTANCIAS, EL GRADO DE FIABILIDAD ALCANZADO POR ESTAS METODOLOGIAS PUEDE SER MUY BAJO. LA PRESENTE TESIS DOCTORAL CONTRIBUYE A UNA MEJORA DE DICHA FIABILIDAD, HACIENDO USO DEL CONCEPTO DE GENERACION ALEATORIA PONDERADA DE VECTORES DE TEST, Y SIN TENER QUE RECURRIR A UN EXCESIVO CONSUMO DE AREA DE SILICIO. LAS ACTUALES METODOLOGIAS DE AUTO-TEST SE BASAN EN LA GENERACION SECUENCIAS EQUIPROBABLES, COMO FUENTE DE VECTORES DE TEST. EXISTEN FALLOS PARA LOS CUALES ESTOS VECTORES NO PROPORCIONAN UN NIVEL DE COBERTURA ADECUADO. PONDERANDO EL GRADO DE OCURRENCIA DE LOS VALORES LOGICOS ASOCIADOS A CADA VECTOR DE TEST, ES POSIBLE AUMENTAR DE FORMA SIGNIFICATIVA LA COBERTURA ALCANZADA. EL PROCESO DE PONDERACION DE LOS VECTORES ALEATORIOS SE LLEVA A CABO SIGUIENDO UNAS DISTRIBUCIONES DE SEÑAL DE ENTRADA CONCRETAS, Y QUE SON GUARDADAS DENTRO DEL CIRCUITO EN MEMORIAS DESTINADAS PARA TAL FIN.
  • "UNA CONTRIBUCION A LA OPTIMIZACION TOPOLOGICA DE ARRAYS LOGICOS PROGRAMABLES" .
    Autor: BALLESTEROS RUBIO JULIO.
    Año: 1990.
    Universidad: COMPLUTENSE DE MADRID.
    Centro de lectura: FISICA.
    Centro de realización: DEPARTAMENTO: INFORMATICA Y AUTOMATICA PROGRAMA DE DOCTORADO: SISTEMAS INFORMATICOS.
    Resumen: EN ESTE TRABAJO SE ESTUDIAN Y DESARROLLAN TECNICAS PARA LA OPTIMIZACION DE ARRAYS LOGICOS PROGRAMABLES (PLAS), TANTO EN EL ASPECTO LOGICO (MINIMIZACION), COMO EN EL TOPOLOGICO, PONIENDO UN ENFASIS ESPECIAL EN ESTAS ULTIMAS TECNICAS. LAS TECNICAS DE OPTIMIZACION TOPOLOGICA TRATADAS SON LAS SIGUIENTES: PLEGAMIENTO SIMPLE, PLEGAMIENTO MULTIPLE SIN LIGADURAS, PLEGAMIENTO MULTIPLE CON LIGADURAS; TRIANGULARIZACION (SIMPLE Y DOBLE) Y PSEUDOPLEGAMIENTO. EL PROBLEMA DEL PLEGAMIENTO SIMPLE SE HA RESUELTO MEDIANTE EL DISEÑO DE ALGORITMOS DE OPTIMIZACION Y DE ALGORITMOS HEURISTICOS. LOS PROBLEMAS DE PLEGAMIENTO MULTIPLE (CON O SIN LIGADURAS) Y DE TRIANGULARIZACION HAN SIDO RESUELTOS, EN CAMBIO, MEDIANTE LA APLICACION DEL ALGORITMO DE "SIMULATED ANNEALING". FINALMENTE, PARA RESOLVER EL PROBLEMA DEL PSEUDOPLEGAMIENTO SE HA UTILIZADO UN ALGORITMO HEURISTICO BASADO EN LA TECNICA DE "AVANCE RAPIDO". TODOS LOS ALGORITMOS PROPUESTOS HAN SIDO CODIFICADOS EN UN LENGUAJE DE ALTO NIVEL Y EJECUTADOS EN UNA COMPUTADORA PERSONAL, EVALUANDOSE CON PRUEBAS EXPERIMENTALES EL RENDIMIENTO DE LOS MISMOS.
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