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ORDENADORES DIGITALES



17 tesis en 1 páginas: 1
  • ESTUDIO DE LAS RELACIONES ENTRE GESTION DE CONOCIMIENTO Y CULTURA: UNA APROXIMACION EMPIRICA EN PAISES EN DESARROLLO .
    Autor: RINCON HERCULES MANUEL.
    Año: 2003.
    Universidad: POLITECNICA DE MADRID.
    Centro de lectura: E.T.S.I. TELECOMUNICACION.
    Centro de realización: E.T.S.I. INDUSTRIALES.
    Resumen: Esta tesis doctoral tiene por objeto explorar la relación entre Gestión de Conocimiento (GC) y cultura. La pregunta de investigación es la siguiente: Parece universalmente válido que el conocimiento es un recurso que genera desarrollo. Por tanto, necesita ser gestionado. Ahora bien, ¿la gestión del conocimiento es también la misma o puede ser la misma para todos los países? O más concretamente: ¿hasta qué punto las actividades que comprenden la gestión del conocimiento son universalmente aplicables? Entendiendo cultura como conjunto de variables que marcan la diferencia entre países desarrollados y en vías de desarrollo, ¿qué parte de las actividades necesita ser adaptada a la cultura específica del país de implantación? Se pregunta, pues, si aquellas prácticas y procesos de creación, organización, compartición, diseminación y aplicación de conocimiento que han resultado satisfactorios en los países desarrollados, necesariamente han de aportar el mismo valor cuando son exportadas directamente a los países en desarrollo. Las diferencias en historia y cultura podrían obligar a una adaptación a las características sociales específicas de las otras regiones y a sus hábitos, partiendo de la experiencia de los muchos ejemplos de tecnologías transferidas cuya implantación no ha proporcionado los resultados apetecidos. Para resolver esta pregunta de investigación, la tesis incluye una prueba empírica en países en desarrollo, en particular en los países árabes, concretamente una triangulación secuencial formada por un estudio de caso y una encuesta. Analiza las prácticas de creación, compartición, organización y aplicación del conocimiento en organizaciones de esos países, las compara con las descritas en la literatura como positivas en países desarrollados, y de la comparación, establece conclusiones respecto al grado de dependencia existente entre la implantación de la GC y la cultura nacional. Como conclusión, la contribución de esta tesis doctoral al conocimiento científico (Popper, 1969) se basa en demostrar la importancia de la cultura y la localización geográfica, proponiendo que la posibilidad de transferencia de los componentes estructurales de la GC supone una enorme contribución para la productividad y competitividad de las organizaciones en estos países. Sin embargo, la GC debe ser customizada según el entorno cultural y geográfico donde vaya a implantarse. Esta investigación demuestra que los activos culturales son valiosos como para merecer un reconocimiento formal en los proyectos de GC.
  • COSCHEDULING COOPERATIVO: UNA PROPUESTA DE COSCHEDULING ORIENTADA A CLUSTERS NO DEDICADOS MULTIPROGRAMADOS .
    Autor: GINÉ DE SOLA FRANCISCO JOSÉ.
    Año: 2003.
    Universidad: AUTONOMA DE BARCELONA.
    Centro de lectura: ESCUELA SUPERIOR DE INGENIERIA.
    Centro de realización: ESCUELA DE DOCTORADO Y DE FORMACIÓN CONTINUADA.
    Resumen: Diferentes estudios realizados sobre el grado de utilización de los recursos de cómputo (CPU y memoria) en una red de PCs (cluster/NOW), han puesto de manifiesto que un elevado porcentaje de los mismos están infrautilizados. La posibilidad de utilizar esta potencia de cálculo para la ejecución de aplicaciones distribuidas con un rendimiento equivalente a un MPP, sin perturbar el trabajo del usuario local de cada workstation, ha sido objeto de estudio en este trabajo. Este nuevo marco de trabajo impone, en nuestro modo de ver, un replantamiento del problema clásico del coscheduling de aplicaciones distribuidas. El fin del coscheduling no solamente se debe restringir a decidir cuándo deben se asignados los recursos de cómputo a las aplicaciones distribuidas, finalidad de las técnicas de coscheduling tradicionales, si no también cuántos recursos deben asignarse a cada aplicación. Este doble propósito nos ha llevado a desarrollar una nueva propuesta de coscheduling, denominado CoScheduling Cooperativo (CSC), orientada a la coordinación de múltiples aplicaciones paralelas en un entorno clusterno dedicado. CSC, a diferencia de las propuestas de coscheduling con control implícito tradicionales, gestiona los recursos de cómputo de cada nodo tanto en función de la ocurrencia de determinados eventos locales (de memoria, de CPU, de comunicación y de actividad del usuario local), como de la recepción de aquellos eventos ocurridos en nodos remotos y que han modificado los recursos asociados a los procesos cooperantes. El análisis de estos eventos permite a CSC adaptar los recursos de cómputo del cluster a las necesidades de ambos tipos de usuarios; el usuario local, caracterizado por unos elevados requerimientos de interactividad, y el usuario paralelo, en el cual priman los requerimientos de cómputo y de comunicación. Los resultados obtenidos por CSC demuestran que el desarrollo de políticas de planificación a corto plazo orientadas a entornos no dedicados permiten explotar, de una manera eficiente, todos aquellos recursos cómputo disponibles, obteniendo unas métricas de speedup satisfactorias y provocando un overhead inapreciables para el usuario local.
  • ARQUITECTURAS DISTRIBUIDAS PARA SISTEMAS DE VIDEO-BAJO-DEMANDA A GRAN ESCALA .
    Autor: CORES PRADO FERNANDO.
    Año: 2003.
    Universidad: AUTONOMA DE BARCELONA.
    Centro de lectura: ESCUELA SUPERIOR DE INGENERÍA .
    Centro de realización: ESCUELA DE DOCTORADO Y DE FORMACIÓN CONTINUADA.
    Resumen: Esta Tesis está enfocada hacia el diseño y evaluación de arquitecturas para ofrecer servicios de Video-bajo-Demanda a gran escala (LVoD). Después de un análisis exhaustivo de las alternativas existentes en la literatura (servicios-independientes, un nivel servidores-proxy, entre otras) y sus características, se proponen dos arquitecturas LVoD distribuidas basadas en la utilización de componentes sencillos y de bajo coste (servidores-proxy y redes locales) denominadas arquitecturas Proxy-Tree y Double P-Tree. Si bien ambas arquitecturas cumplen con los principales requisitos exigidos a las arquitecturas LvoD (altaca capacidad de servicio, escalabilidad, balanceo de la carga, tolerancia a fallos y compartición eficiente de recursos), la arquitectura Double P-Tree logra incrementar la conectividad de la topología mediante la interconexión algunas redes locales de un mismo nivel, lo cual permite reducir la distancia media de servicio, además de aumentar la tolerancia a fallos y la eficacia de las políticas de compartición de recursos. Con el objetivo de incrementar el número de usuarios soportados por el sistema utilizando los mismos recursos, se han propuesto una serie de políticas orientadas a mejorar la distancia media de servicios (políticas de gestión del almacenamiento y los contenidos multimedia) y el desbalanceo del tráfico (políticas estáticas y dinámicas de balanceo del tráfico) en las redes de las arquitecturas LVoD distribuidas. Las arquitecturas propuestas han demostrado ser una alternativa viable para las instalaciones LVoD. En concreto, la arquitectura Double P-Tree permite aumentar la capacidad de servicio del sistema en más de un 200% respecto a la arquitectura de un nivel de servidores-proxy y en un 46% respecto a la arquitectura de servidores independientes.
  • JERARQUÍA DINÁMICA DE ESQUEMAS PARA LA GENERACIÓN DE COMPORTAMIENTO AUTÓNOMO .
    Autor: CAÑAS PLAZA JOSÉ M..
    Año: 2003.
    Universidad: POLITECNICA DE MADRID.
    Centro de lectura: INGENIEROS DE TELECOMUNICACIÓN .
    Centro de realización: E.T.S. INGENIEROS DE TELECOMUNICACIÓN.
    Resumen: La robótica móvil es una rama importante de la robótica, y persigue la construcción de robots con objetivos, capaces de desenvolverse por sí mismos en entornos desconocidos y parcialmente cambiantes sin necesidad de supervisión. Aunque los avances tecnológicos de los últimos años nos han dado los sensores más precisos, los mejores actuadores y los procesadores más potentes, la manera de combinarlos para generar comportamiento inteligente sigue siendo un problema abierto. La arquitectura conceptual de un robot es la organización de sus capacidades de actuación, percepción y procesamiento para generar un repertorio de comportamiento autónomo como la imbricación de dos cuestiones diferentes: la percepción y el control. Ambas se cuantizan en unas unidades pequeñas llamdas esquemas. Siguiendo la inspiración de los modelos etológicos JDE propone una colección de esquemas para generar comportamiento, todo ellos funcionando en paralelo y organizados en jerarquía. Este diseño jerárquico concurrente permite generar fenómenos de atención, percibir estímulos complejos y acotar la complejidad de decidir qué hacer en el siguiente instante (selección de acción). Además facilita la reutilización de partes y la escabilidad del sistema a comportamientos más complejos.
  • LEARNING TO PREDICT GRASP RELIABILITY WITH A MULTIFINGER ROBOT HAND BY USING VISUAL FEATURES .
    Autor: MORALES ESCRIG ANTONIO.
    Año: 2003.
    Universidad: JAUME I DE CASTELLON.
    Centro de lectura: TECNOLOGÍA Y CIENCIAS EXPERIMENTALES.
    Centro de realización: ESCUELA SUPERIOR DE TECNOLOGÍA Y CIENCIAS EXPERIMENTALES.
    Resumen: En esta tesis nos centramos en el problema del agarre robótico, mas concretamente en el problema de la síntesis del agarre cuyo objeto es la determinación de los puntos sobre la superficie de un objeto sobre los cuales han de contactar los dedos para inmovilizarlo y manipularlo. En esta tesis proponemos un enfoque experimental que hace uso de información sensorial, especialmente visual, y aplica técnicas de aprendizaje para hacer frente a las múltiples fuentes de incertidumbre que aparecen en las aplicaciones de servicio. Entre las principales contribuciones presentadas destacan el desarrollo de un par de algoritmos capaces de calcular rápidametne agarres de dos y tres dedos de objetos planos usando exclusivamente información visual. La principal contribución de la tesis reside en el marco de aprendizaje desarrollado para este tipo de tareas. Este marco está compuesto de una descripción de cada uno de los agarres basada en información visual, una prueba experimental de la fiabilidad de un agarre, y un conjunto de algoritmos para la predicción y selección de agarres usando la experiencia anteriormente acumulada.
  • SPECULATIVE MULTITHREADED PROCESSORS .
    Autor: MARCUELLO PASCUAL PEDRO.
    Año: 2002.
    Universidad: POLITECNICA DE CATALUÑA .
    Centro de realización: DEPARTAMENTO DE ARQUITECTURA DE COMPUTADORES.
    Resumen: En esta tesis se estudia el modelo de ejecución de los procesadores multithreaded especulativos así como los requisitos necesarios para su implementación. El modelo de ejecución se basa en la inserción de instrucciones de spawn dentro del código secuencial. De esta menera, la ejecución de un programa en estos procesadores es similar a cualquier otro hasta que se encuentra con un punto de spawn. Entonces se crea un nuevo thread especulativo en el punto indicado por la instrucción de spawn y ambos threads se ejecutan en paralelo. Cuando el thread creador llega al punto inicial del thread especulativo, se ha de verificar si la especulación ha sido correcta. En ese caso, el contexto del thread no especulativo se gradúa y se libera para uso futuro de más threads especulativos. En caso de que la verificación no haya sido correcta, se recupera el estado correcto. En este modelo de ejecución siempre hay un thread no especulativo y puede haber múltiples threadas especulativos. Para soportar este modelo de ejecución, se necesita: 1,- Hardware capaz de crear y gestionar threads especulativo. 2,- Un mecanismo de particionado para dividir los programas en threads especulativos. Se han estudiado varias plataformas para gestionar threads de forma concurrente. Por un lado, los procesadores clustered se benefician de menores retardos, menor potencia consumida y una menor complejidad aunque las latencias de comunicación sean mayores. Por otro lado, las arquitecturas centralizadas se benefician del hecho de compartir recursos y menor latencia de comunicación, pero la complejidad del hardware es mucho mayor. En cualquier caso, el hardware ha de ser capaz de ejecutar múltiples threads simultáneamente con el inconveniente de que algunos valores van a tener que compartirse mientras que otros son copias privadas. Es decir, el procesador deberá ser capaz de gestionar múltiples versiones de un mismo registro o posición de memoria para cada uno de los threads que se estén ejecutando. Además, se ha puesto especial énfasis en la gestión de las dependencias de datos entre los threads especulativos ya que tienen un impacto muy importante en el rendimiento del procesador. Encontrar threads independientes es casi imposible en aplicaciones irregulares, por tanto los threads especulativos necesitarán de valores producidos por otros threads especulativos. Se han estudiado dos mecanismos: sincronizar el thread productor y el thread consumidor y predecir los valores dependientes. En el primer caso, se han propuesto mecanismos para pasar el valor tan pronto mo ha sido producido del productor al consumidor, especialmente en caso de valores de memoria. Por otro lado, el segundo modelo es mucho más atrayente ya que si todos los valores dependientes fueran predichos de forma correcta, los threads pasarían a ejecutarse de forma independiente. Se han evaluado múltiples predictores de valores propuestos en la literatura y se ha presentado un nuevo predictor especialmente pensado para este tipo de arquitecturas que es el predictor de incremento. Este predictor usa la informaicón de control de los threads especulativos para predecir los valores y los resultados obtenidos son muy prometedores aún con tamaños muy reducidos del predictor. Finalmente, el particionado de las aplicaciones afecta al rendimiento de este tipo de procesadores. Se han propuesto y evaluado varios esquemas de particionado. Una familia de estos esquemas asigna threads especulativos a construcciones de programa que por si solas proporcionan cierta independiencia de control. Políticas de esta familia son aquellas que crean threads especulativos en iteraciones de bucles, continuaicones de bucles y continuaciones de subrutinas. La segunda familia de esquemas de particionado se ayuda de un análisis basado en profiling para encontrar las parejas de spawn más idóneas para cada uno de los códigos. De esta manera, aquellas partes del programa que cumplan las mejores características se seleccionan para crear threads especulativos. Algunos criterios de selección que han sido considerados en esta tesis han sido: la independencia de control, el tamaño mínimo de los threads, la independencia de datos y su predictabilidad. Los resultados obtenidos por ambas familias han sido muy significativos, aunque el esquema basado en técnicas de profile mejora los resultados obtenidos por la otra familia.
  • EFFECTIVE RESOURCE MANAGEMENT FOR MASTER-WORKER APPLICATIONS IN OPPORTUNISTIC ENVIRONMENTS .
    Autor: HEYMANN PIGNOLO ELISA.
    Año: 2001.
    Universidad: AUTONOMA DE BARCELONA.
    Centro de lectura: ESCUELA SUPERIOR DE INGENIERIA .
    Centro de realización: ESCUELA DE DOCTORADO Y DE FORMACION CONTINUADA.
  • UNA ARQUITECTURA DIGITAL VLSI PARA IMPLANTAR MAPAS AUTO-ORGANIZATIVOS.
    Autor: PINO PRIETO M. BEGOÑA DEL.
    Año: 1999.
    Universidad: GRANADA.
    Centro de lectura: CIENCIAS.
    Centro de realización: FACULTAD DE CIENCIA.
    Resumen: En la tesis se propone una arquitectura digital modular y reconfigurable para implementar mapas auto-organizativos inspirados en el modelo propuesto por Kohonen. Se propone y valida experimentalmente, con un simulador diseñado para tal propósito, una modificación del algoritmo original de kohonen,en la que se restringe la resolución de los pesos y las entradas, y de algunos parámetros de aprendizaje, con objeto de simplificar la circuitería necesaria para implementar el algoritmo. En la arquitectura propuesta, la dimensión del mapa, la topología de la vecindad y la función de vecindad son programables. Su diseño modular permite ampliar el número de neuronas y/o de sinapsis por neurona mediante la interconexión de varios neurochips, para alcanzar un paralelismo mixto a nivel de neurona y de sinapsis. Para optimizar las prestaciones en sistemas compuestos por un número fijo de neurochips, el número de neuronas y de sinapsis físicamente implementadas es reconfigurable. En relación con esta arquitectura se han diseñado dos prototipos integrados. Se han evaluado las prestaciones de la arquitectura tanto para el caso de reces totalmente implementadas, como para el de redes virtuales.
  • RECURSOS ANCHOS: UNA TECNICA DE BAJO COSTE PARA EXPLOTAR PARALELISMO AGRESIVO EN CODIGOS NUMERICOS.
    Autor: LOPEZ ALVAREZ DAVID.
    Año: 1998.
    Universidad: POLITECNICA DE CATALUÑA.
    Centro de lectura: INFORMATICA.
    Resumen: En este trabajo se presenta un estudio de diversos métodos para la explotación del paralelismo al nivel de instrucciones (Instruction Level Parallelism, ILP) en un entorno de arquitecturas Very Long Instruction Word (VLIW), y bucles de código numérico planificados con técnicas de segmentación software. En la tesis se proponen modificaciones de los recursos del procesador al nivel de la arquitectura. El rendimiento de un par bucle/arquitectura está limitado por las recurrencias del bucle y por los recursos disponibles en la arquitectura. Para incrementar el rendimiento de los bucles limitados por recursos es necesario modificar los mismos. La solución clásica ha sido añadir más recursos (técnica llamada replicación). La alternativa propuesta es ensanchar los recursos (técnica de widening). En ésta no se incrementa el número de recursos, sino la cantidad de operaciones que puede resolver cada recurso por ciclo de procesador. Obviamente se pueden aplicar diversos grados de replicación y de widening. En el trabajo se aplica dicha técnica a los buses, las unidades funcionales y al banco de registros. Poder ejecutar varias operaciones por recurso implica compactar operaciones. Dado que en una arquitectura VLIW la explotación del paralelismo se realiza al nivel de compilación, la compactación debe realizarla el propio compilador. Por ello se ha realizado un estudio de las técnicas de compilación necesarias para aplicar la técnica de widening. Hay diversos trabajos en la literatura sobre la explotación de ILP. En la mayoría de los casos, se limitan a mostrar el incremento de rendimiento de la técnica propuesta sin tener en cuenta su coste. Dicho coste puede ser tan elevado que haga al procesador más lento (forzando a incrementar el tiempo de ciclo) o que la solución sea sencillamente inimplementable. Por ello se realiza una evaluación estudiando su relación rendimiento/coste, y efectuando una proyección de futuro. Los costes estudiados han sido: la necesidad de spill code (código añadido por la falta de registros físicos necesarios para la resolución del problema), el coste en área de chip y en tiempo de ciclo. Los resultados se obtienen a base de una exploración sistemática de un amplio espectro de configuraciones donde se han variado los grados de replicación y widening, el tamaño del banco de registros y el particionado del mismo. Para cada una de las generaciones tecnológicas estudiadas, se calcula el área de cada configuración, averiguando cuáles son implementables. Para cada una de las configuraciones implementables se calcula su rendimiento en función de los ciclos necesarios para su ejecución y el tiempo de ciclo. Finalmente, y para los bucles limitados por las recurrencias, se han repetido los experimentos utilizando unidades funcionales capaces de implementar la operación fussed multiply-and-add (FMA), que en algunas ocasiones permite suavizar las restricciones debidas a las recurrencias. En el trabajo se observa que, si sólo se tiene en cuenta el rendimiento de las técnicas, el mejor resultado se da en configuraciones que implementan la técnica de replicación en solitario. Sin embargo, cuando se tienen en cuenta los costes, las conclusiones del estudio cambian totalmente, siendo las mejores configuraciones aquellas que combinan pequeños grados de replicación y de widening y tienen unidades funcionales que implementan la operación FMA.
  • CODIGOS PERFECTOS, PARTICIONES Y GENERALIZACIONES.
    Autor: BORGES AYATS JOAQUIM.
    Año: 1997.
    Universidad: AUTONOMA DE BARCELONA.
    Centro de lectura: CIENCIAS.
    Centro de realización: DEPARTAMENTO: INFORMATICA PROGRAMA DE DOCTORADO: GRAFICOS, IMAGENES DIGITALES E INTELIGENCIA ARTIFICIAL .
    Resumen: En esta tesis se tratan varios temas. En primer lugar se consideran los diseños y se resaltan algunas diferencias entre diferentes variantes de estas estructuras combinatorias. A continuación se analizan relaciones entre diseños, grupos de permutaciones y códigos binarios. Se deduce una condición de existencia para códigos completamente transitivos. En el capítulo principal, se da una caracterización total de los códigos binarios aditivos 1-perfectos. Se consideran la existencia, construcción y enumeración de estos códigos y se da una solución completa a estos problemas. También se presentan algoritmos sencillos para la codificación y decodificación. Seguidamente se estudian ciertas clases de particiones 1-perfectas y se dan los primeros ejemplos de particiones uniformes y no invariantes por traslaciones 1-perfectas y de códigos propelineales no invariantes por traslaciones 1-perfectos. Finalmente, se considera el estado de la cuestión sobre conjuntos dominantes perfectos en hipercubos y se dan algunos resultados parciales sobre uniformidad.
  • ESTRATEGIAS DE ASIGNACION DE PROGRAMAS EN COMPUTADORES PARALELOS.
    Autor: SENAR ROSELL MIQUEL ANGEL.
    Año: 1996.
    Universidad: AUTONOMA DE BARCELONA.
    Centro de lectura: CIENCIAS.
    Centro de realización: DEPARTAMENTO: INFORMATICA PROGRAMA DE DOCTORADO: ARQUITECTURA D'ORDINADORS.
    Resumen: EL PRESENTE TRABAJO SE CENTRA EN EL ESTUDIO DEL PROBLEMA DEL "MAPPING", ES DECIR, EN DETERMINAR LA ASIGNACION DE LAS TAREAS DE UN PROGRAMA A LOS PROCESADORES DEL COMPUTADOR PARALELO. SE ANALIZAN LOS DISTINTOS MODELOS Y SOLUCIONES PROPUESTAS EN LA LITERATURA, Y A PARTIR DE ESE ANALISIS, SE PROPONE UN CONJUNTO DE NUEVAS ESTRATEGIAS PARA LA RESOLUCION DEL MENCIONADO PROBLEMA. LAS ESTRATEGIAS HAN SIDO DISEÑADAS CON OBJETO DE PROPORCIONAR BUENAS ASIGNACIONES EN TIEMPOS RAZONABLES, DE FORMA QUE SEAN APLICABLES PARA CUALQUIER PROGRAMA MODELABLE COMO UN TIG Y PARA CUALQUIER SISTEMA PARALELO HOMOGENEO CON RED DE INTERCONEXION DIRECTA O INDIRECTA. LA BASE DE LAS ESTRATEGIAS LA CONSTITUYE UNA FASE DE CONTRACCION REALIZADA MEDIANTE UNA HEURISTICA MIXTA DE AGRUPACION Y REASIGNACION DE LA QUE SE DEMOSTRO SU EFICIENCIA COMPARANDOLA CON UN METODO OPTIMO Y CON OTRAS HEURISTICAS DE LA LITERATURA. EN EL SUPUESTO DE SISTEMAS CON REDES DIRECTAS SE DESARROLLARON NUEVAS HEURISTICAS PARA REALIZAR UNA FASE ADICIONAL DE ASIGNACION FISICA Y SE COMPARO TAMBIEN LA EFICIENCIA DE LAS MISMAS. EN ESTE CASO SE FORMULARON DOS ESTIMADORES TEORICOS QUE ACOTAN EL COSTE EN EL QUE VAN A INCURRIR LAS DISTINTAS HEURISTICAS DE ASIGNACION FISICA. FINALMENTE, SE PRESENTAN LOS RESULTADOS DE UN EXPERIMENTO REALIZADO PARA CORROBORAR EL GRADO DE CORRELACION EXISTENTE ENTRE FUNCION DE COSTE Y TIEMPO DE EJECUCION.
  • NUEVAS TECNICAS DE ADQUISICION Y PROCESAMIENTO DIGITAL DE SEÑALES CROMATROGRAFICAS.
    Autor: AMER BOIXAREU MIQUEL ANGEL.
    Año: 1995.
    Universidad: RAMON LLULL.
    Centro de lectura: INSTITUTO QUIMICO DE SARRIA.
    Centro de realización: DEPARTAMENTO: QUIMIOMETRIA PROGRAMA DE DOCTORADO: INGENIERIA.
    Resumen: SE HA DESARROLLADO UN EQUIPO CAPAZ DE ADQUIRIR Y PROCESAR DATOS CROMATROGRAFICOS MEDIANTE UN ORDENADOR IBM-PC COMPATIBLE Y A PARTIR DE UNA INTERFICIE A/D QUE PERMITA IMPLEMENTAR EL PRINCIPIO DE LA AMPLIFICACION ADAPTATIVA DE LA SEÑAL. LOS OBJETIVOS FIJADOS HAN SIDO LOS SIGUIENTES: 1. DISEÑO Y CONSTRUCCION DE LA TARJETA DE CONVERSION A/D, A PARTIR DE UN CONVERTIDOR DE 12 BITS DE RESOLUCION Y UN AMPLIFICADOR DE GANACIA VARIABLE SELECCIONABLE POR ORDENADOR, DE MANERA QUE SE CUBRA EL MARGEN DINAMICO DE LOS DETECTORES CROMATOGRAFICOS. LA TARJETA TAMBIEN HA DE INCORPORAR UN FILTRO "ANTIALIASING" ANALOGICO, PARA CUYO DISEÑO SE NECESITA ESTUDIAR LA FRECUENCIA IDONEA DE ADQUISICION DE LA SEÑAL. 2. DESARROLLO DE LOS ALGORISMOS DE ADQUISICION DE DATOS QUE SE OCUPAN DE: CONTROLAR LA FRECUENCIA DE ADQUISICION, CONTROLAR EL FUNCIONAMIENTO DEL CONVERTIDOR Y DEL AMPLIFICADOR DE GANANCIA VARIABLE, DETECTAR DATOS ABERRANTES, DIBUJAR EL CROMATOGRAMA EN PANTALLA Y ALMACENAR LOS DATOS ADQUIRIDOS. 3. ESTUDIO E IMPLEMENTACION DE UN DIEZMADO DE DATOS "ON-LINE", CON LA FINALIDAD DE REDUCIR EL NUMERO DE DATOS A MANIPULAR. LA REALIZACION DE UN DIEZMADO OBLIGA A EFECTUAR UN FILTRADO DIGITAL PREVIO PARA EVITAR PROBLEMAS DEBIDOS AL FENOMENO DEL ALIASING, POR LO CUAL SE REQUIERE DISEÑARON FILTRO DIGITAL CONVENIENTE. 4. IMPLEMENTACION DEL PROGRAMA DE ADQUISICION DE DATOS, A PARTIR DE LOS ALGORISMOS DISEÑADOS ANTERIORMENTE, Y TENIENDO EN CUENTA COMO REQUERIMIENTOS LA MAXIMA FIABILIDAD Y FACILIDAD DE USO. PRUEBA DEL PROGRAMA MEDIANTE LA ADQUISICION DE SEÑALES SIMULADAS Y CROMATOGRAMAS REALES. 5. ELABORACION DE UN PROGRAMA QUE PERMITA PROCESAR "OFF-LINEA" LOS DATOS CROMATOGRAFICOS ADQUIRIDOS PREVIAMENTE, CON LA FINALIDAD DE DETERMINAR LOS TIEMPOS DE RETENCION Y LAS AREAS DE LOS PICOS PRESENTES EN UN SEÑAL CROMATROGRAFICO. EL PROGRAMA TIENE QUE CUMPLIR LOS REQUERIMIENTOS DE MAXIMA FIABILIDAD, AUTOMATIZACION Y FACILIDAD DE USO. 6. ESTUDIO DE LAS POSIBILIDADES DE LA DESCONVOLUCION CONVOLUTIVA COMO METODO PARA DETERMINAR LAS AREAS DE LOS PICOS SOLAPADOS A PARTIR DE LA REDUCCION DE ANCHURA Y DEL GRADO DE SOLAPAMIENTO DE ESTOS.
  • MODELADO Y SIMULACION DE SISTEMAS PARALELOS.
    Autor: SUPPI BOLDRITO REMO LUCIO.
    Año: 1995.
    Universidad: AUTONOMA DE BARCELONA.
    Centro de lectura: CIENCIAS.
    Centro de realización: DEPARTAMENTO: INFORMATICA PROGRAMA DE DOCTORADO: INFORMATICA (ARQUITECTURA DE COMPUTADORES Y PROCESAMIENTO PARALELO).
    Resumen: LAS ARQUITECTURAS PARALELAS SE PRESENTAN COMO UNA OPCION ANTE LA NECESIDAD DE GRANDES CAPACIDADES DE PROCESAMIENTO QUE REQUIEREN LAS APLICACIONES ACTUALES.ESTE POTENCIAL SIN EMBARGO IMPLICA UNA GRAN COMPLEJIDAD EN LA UTILIZACION POR PARTE DE LOS USUARIOS, DEBIDO A QUE APARECEN DEPENDENCIAS Y RELACIONES QUE NO ESTAN PRESENTES EN LAS ARQUITECTURAS MONOPROCESADOR.ESTE TRABAJO TIENE POR OBJETIVO CARACTERIZAR LOS ELEMENTOS QUE INTERVIENEN EN UN SISTEMA PARALELO, MODELARLOS Y OBTENER UNA REPRESENTACION VALIDA DE LOS MISMOS, PARA ASI MEDIANTE SIMULACION OBTENER RESULTADOS DE PRESTACIONES SIN NECESIDAD DE LA IMPLEMENTACION REAL NI LA EJECUCION SOBRE LA MAQUINA PARALELA.LA SIMULACION SE PRESENTA EN ESTE TIPO DE PROBLEMAS COMO UNA HERRAMIENTA ALTERNATIVA PARA EL ESTUDIO DE DIFERENTES IMPLEMENTACIONES ASI COMO PARA EL ANALISIS DE ESCALABILIDAD TANTO DE LA APLICACION COMO DE LA ARQUITECTURA.
  • AUTOMATIZACION DE UNA CENTRAL DE REGISTRO DE MICROTERREMOTOS PARA REDES SISMICAS LOCALES.
    Autor: OLIVARES RUIZ GONZALO.
    Año: 1987.
    Universidad: GRANADA.
    Centro de lectura: CIENCIAS.
    Centro de realización: DEPARTAMENTO: DEPARTAMENTO DE ELECTRONICA Y SISTEMAS INFORMATICOS..
    Resumen: SE DESARROLLA TODA LA INSTRUMENTACION ELECTRONICA NECESARIA PARA AUTOMATIZAR EL PROCESO DE REGISTRO DIGITAL DE MICROTERREMOTOS EN AREAS SISMICAMENTE ACTIVAS Y EN PARTICULAR EN LA DEPRESION DE GRANADA. PARA ESTE FIN SE HAN DISEÑADO Y CONSTRUIDO UN CONJUNTO DE SISTEMAS CONTROLADOS POR MICROPROCESADOR PARA LA DETECCION, CONFIRMACION, ALMACENAMIENTO Y RECUPERACION DE LAS SEÑALES SISMICAS DIGITALIZADAS, EFECTUANDOSE ADEMAS UNA MEDIDA EN TIEMPO REAL DE LAS PRINCIPALES CARACTERISTICAS DE LOS TERREMOTOS REGISTRADOS POR LA RED. SE EFECTUA UN ESTUDIO COMPARATIVO DE ALGORITMOS DE DETECCION Y CORTE DE SEÑALES SISMICAS EN TIEMPO REAL, TANTO EN EL DOMINIO DEL TIEMPO COMO EN EL DE LA FRECUENCIA Y SE DISEÑA UN PROCEDIMIENTO RAPIDO Y EFICAZ PARA LA DETECCION DE MICROTERREMOTOS EN LA RED SISMICA DE LA UNIVERSIDAD DE GRANADA. TODO ELLO POSIBILITA LA REALIZACION DE NUEVAS TECNICAS DE ANALISIS DE LA INFORMACION SISMICA POR COMPUTADOR, QUE NO PODIAN LLEVARSE A CABO CON LOS METODOS CLASICOS DE ANALISIS VISUAL DE SISMOGRAMAS ANALOGICOS.
  • DISEÑO DE REACTORES CATALITICOS DE LECHO FIJO CON ORDENADOR DIGITAL .
    Autor: MOLINA IGARTUA GONZALO.
    Año: 1985.
    Universidad: PAIS VASCO.
    Centro de lectura: INGENIEROS INDUSTRIALES.
    Centro de realización: ESCUELA DE INGENIERIA TECNICA INDUSTRIAL DE BILBAO.
    Resumen: TRAS UNA REVISION DE LOS DIFERENTES MODELOS FISICOQUIMICOS EXISTENTES PARA REACTORES DE LECHO FIJO CATALITICOS SE ELIGE EL MODELO SEUDOHOMOGENEO BIDIMENSIONAL Y SIN DISPERSION AXIAL POR SU APLICABILIDAD INDUSTRIAL. SE DESARROLLA EL MODELO EN FORMA DE SISTEMA DE ECUACIONES DIFERENCIALES ORDINARIAS DE SEGUNDO ORDEN QUE SE REDUCEN A PRIMER ORDEN MEDIANTE COLOCACION ORTOGONAL. LA INTEGRACION SE REALIZA POR EL METODO RUNGE-KUTTA-ENGLAND DE CUARTO ORDEN Y CON PASO VARIABLE SE PRESENTAN LOS CORRESPONDIENTES PROGRAMAS DESARROLLADOS PARA EL CASO DE HASTA 5 REACCIONES Y 8 COMPONENTES Y 11 PUNTOS DE COLOCACION UTILIZANDO POLINOMIOS DE TCHEBYCHEV. POR ULTIMO SE APLICAN AL CASO DE UN REACTOR MULTITUBULAR PARA FABRICAR ANHIDRIDO MALEICO POR OXIDACION DE BENCENO CON AIRE OBTENIENDOSE UNA SIMULACION SATISFACTORIA.
  • ESTUDIO SISTEMATICO DE CIRCUITOS LOGICO ARITMETICOS: MULTIPLICADORES E INTEGRADORES DIGITALES.
    Autor: CANTO DIEZ M. ANTONIA.
    Año: 1980.
    Universidad: COMPLUTENSE DE MADRID.
    Centro de lectura: FISICA.
    Centro de realización: DEPARTAMENTO DE INFORMATICA Y AUTOMATICA-FACULTAD DE CIENCIAS FISICAS- UNIVERSIDAD COMPLUTENSE.
    Resumen: EN LA PRIMERA PARTE DE LA MEMORIA SE HA ABORDADO DE FORMA GENERAL EL PROBLEMA DE LA SINTESIS OPTIMA DE FUNCIONES DE CONMUTACION UTILIZANDO UN TIPO PARTICULAR DE MODULOS LOGICOS UNIVERSALES: EL MULTIPLEXOR. EN LA 2 PARTE Y DANDO ASI TITULO A LA MEMORIA SE EFECTUA UN ESTUDIO SISTEMATICO DE CIRCUITOS LOGICOS DE TIPO ARITMETICO. PARA SU DESARROLLO SE HA DIVIDIDO EN 5 CAPITULOS ORGANIZADOS DE LA FORMA SIGUIENTE: EN EL 1 CAPITULO SE EFECTUA UN ANALISIS DE LAS ESTRUCTURAS DE CIRCUITOS COMBINACIONALES MEDIANTE LA UTILIZACION DE MODULOS LOGICOS UNIVERSALES (MCU). EN EL CAPITULO 2 SE ABORDAN LOS PROBLEMAS DE SINTESIS DE CIRCUITOS COMBINACIONALES REALIZADOS CON MCU. EL CAPITULO 3 ESTA DEDICADO A ESTUDIAR LOS CONTADORES PARALELOS GENERALIZADOS COMO BLOQUE FUNDAMENTAL EN LA SINTESIS DE CIRCUITOS ARITMETICOS. EN EL CAPITULO 4 SE PRESENTA LA SINTESIS DE MULTIPLICADORES BINARIOS ANALIZANDOSE CON ESPECIAL INTERES LOS DE TIPO PARALELO. FINALMENTE EN EL CAPITULO 5 SE PRESENTA UN ESTUDIO SOBRE INTEGRADORES DIGITALES INCREMENTALES DE RESOLUCION EXTENDIDA BASADO EN LA TRANSMISION DE LAS DIFERENCIAS DE 2 ORDEN.
  • ADAPTACION DE LA ARQUITECTURA EN SISTEMAS MICROPROGRAMABLES.
    Autor: RIPOLL ARACIL ANA.
    Año: 1980.
    Universidad: AUTONOMA DE BARCELONA.
    Centro de lectura: CIENCIAS.
    Centro de realización: DPTO. ELECTRICIDAD Y ELECTRONICA UNIVERSIDAD AUTONOMA DE BARCELONA..
    Resumen: EN UN ORDENADOR MICROPROGRAMABLE EL USUARIO TIENE LA OPORTUNIDAD DE ADAPTAR LA ARQUITECTURA A UN PROGRAMA ESPECIFICO CON LA FINALIDAD DE MINIMIZAR SU TIEMPO DE EJECUCION. EL PROGRAMA DEBE SER ANALIZADO PARA IDENTIFICAR TODAS LAS SECUENCIAS DE INSTRUCCIONES (SEGMENTOS LAZOS Y SECUENCIAS FUNCIONALMENTE EQUIVALENTES) QUE PUEDAN SER REEMPLAZADAS POR NUEVAS INSTRUCCIONES. LA LIMITACION FISICA DEL TAMANO DE LA MEMORIA DE CONTROL IMPLICA LA NECESIDAD DE DESARROLLAR UNA METODOLOGIA PARA SELECCIONAR AQUELLAS SECUENCIAS QUE AL SER MICROPROGRAMADAS PRODUZCAN EL MAXIMO AHORRO EN EL TIEMPO DE EJECUCION.
17 tesis en 1 páginas: 1
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