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ORDENADORES VECTORIALES



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  • ALGORITMOS PARALELOS APLICADOS AL CALCULO DE LA ENERGIA DE CORRELACION ELECTRONICA EN QUIMICA CUANTICA .
    Autor: RAMOS PEINADO ENRIQUE.
    Año: 2000.
    Universidad: VALENCIA.
    Centro de lectura: FISICA .
    Centro de realización: FACULTAD DE FISICA.
    Resumen: DESARROLLO DE UNA METODOLOGIA DE PROGRAMACION DE CODIGOS PARALELOS ESPECIALMENTE ADAPTADA A LOS PROBLEMAS COMPUTACIONES PROPIOS DE LA QUIMICA CUANTICA. DICHA METODOLOGIA SE APLICA A LA PARALELIZACION DE LOS PROGRAMAS TQ2 Y CASDI. AMBOS PROGRAMAS PERMITEN CALCULAR LA ENERGIA DE CORRELACION ELECTRONICA DESDE DISTINTOS ASPECTOS FISICOS. SE OBTIENEN RESULTADOS Y CONCLUSIONES DE SU EJECUCION EN DIFERENTES ORDENADORES PARALELOS.
  • EVALUACION DE ARQUITECTURA VECTORIALES AVANZADAS CON REGISTROS CORTOS.
    Autor: VILLA VARGAS LUIS ALFONSO.
    Año: 1998.
    Universidad: POLITECNICA DE CATALUÑA.
    Centro de lectura: INFORMATICA.
    Resumen: El primer trabajo realizado en esta tesis, fue un análisis del uso real de los registros vectoriales, a través de un conjunto de aplicaciones altamente vectorizables (como mínimo 70% de vectorización). Se observó que la capacidad máxima de estos registros es escasamente utilizada, sin importar el alto porcentaje de vectorización de las aplicaciones. La información aportada por este análisis, nos condujo a cuestionar si es realmente indispensable en una arquitectura vectorial actual, contar con registros vectoriales muy grandes (en donde el término actual representa a una arquitectura que utiliza tanto los avances tecnológicos, como las técnicas que en materia de cómputo se han desarrollado). Posteriormente, se estudió el comportamiento de una arquitectura vectorial convencional (en este caso nuestra arquitectura de referencia), al reducir el tamaño de sus registros vectoriales. Se observó que la degradación del rendimiento del rendimiento de la arquitectura es muy grande, y que los factores principales que contribuyen a esta degradación son: la arquitectura se hace más sensible a los efectos de la latencia, y el número de operaciones escalares se incrementa considerablemente. Por este motivo, se concluyó esta etapa del trabajo, indicando que no es posible reducir el tamaño de los registros vectoriales sin dotar a la arquitectura con otras técnicas o alternativas que permitan soportar ésta reducción, y que al mismo tiempo mejoren el rendimiento. En la siguiente etapa de esta tesis, se evaluaron tres propuestas con la finalidad de mitigar los problemas antes mencionados. Como prímer propuesta, se utilizó la técnica de desacoplado de instrucciones. La eficiencia de esta técnica consiste en separar la ejecución de un programa en dos grandes grupos: Las instrucciones que hacen accesos a memoria y las intrucciones de cálculo. La distinción entre éstos dos tipos de instrucciones permitió realizar una ejecución, fuera de orden "limitada". Se analizó esta técnica variando los parámetros principales de la arquitectura desacoplada, como lo son: el tamaño de colas (ectoriales y escalares), la latencia de memoria (1, 50 y 100 ciclos), y el tamaño de los registros vectoriales. Una técnica menos restrictiva en la búsqueda de ILP, fue utilizada en la segunda de nuestras propuestas; con esta técnica relajamos la ejecución de las instrucciones, permitiendo así una ejecución fuera de orden de todas las ellas, sin la restricción experimentada con la técnica de desacoplado. Se complementó a la ejecución fuera de orden, con técnicas de renombramiento de registros con incremento de unidades y con incremento de registros físicos (escalares y vectoriales). Gracias a la planificación dinámica de instrucciones a ejecutar (scheduling), la ejecución fuera de orde permitió mejorar el uso de los recursos del sistema. Con la finalidad de utilizar de una forma más óptima los recursos de la arquitectura, en la tercera y última de nuestras propuestas, se utilizaron técnicas de multitheading; debido a que esta técnica permite ejecutar varios procesos en forma paralela, se pretendió incrementar el ILP y el DLP. Se analizó dicha técnica variando el tamaño de los registros vectoriales y el número de threads que puede ejecutar la arquitectura. Para evaluar el rendimiento, se analizó el trabajo total desarrollado por la arquitectura cuando se ejecuta un conjunto de programas, en donde cada programa representa a un thread. El parámetro de comparación fue la ejecución secuencial de los mismos programas, en la máquina de referencia. Uno de los objetivos alcanzados en esta tesis, demostró que al utilizar cualquiera de las técnicas propuestas en este estudio, se reduce la necesidad de incluir registros vectoriales muy grandes en una arquitectura vectorial, y al mismo tiempo, se permite mejorar el rendimiento proporcionado por una arquitectura vectorial convencional. El resto de esta tesis se ha organizado de la siguiente forma: Capítulo 2. En este capítulo se indican cuáles han sido las herramientas y aplicaciones utilizadas para generar y analizar toda la información presentada en esta tesis. Se indica también cuál ha sido la arquitectura a utilizar como linea de referencia al evaluar los resultados obtenidos. Capítulo 3. Las distintas formas de organizar el banco de registro vectoriales se estudian en este capítulo. Se analiza el uso real de los registros en una selección de aplicaciones. Finalmente, se evalúa el efecto en el rendimineto de nuestra arquitectura vectorial de referencia al reducir el tamaño de sus registros vectoriales. Capítulo 4. En este capítulo se utiliza el desacoplado de instrucciones con el propósito de mitigar los efectos generados al reducir el tamaño de los registros vectoriales. Esta técnica se analizó variando algunos parámetros de la arquitectura, como son el tamaño de los registros vectoriales y el número de entradas de cada una de las colas de la arquitectura. Capítulo 5. Una de las alternativas que permite una ejecución de instrucciones más relajada es estudiada en este capítulo. Se utiliza una arquitectura vectorial fuera de orden, y se estudia su comportamiento al variar el tamaño de sus registros vectoriales. De la misma forma, se analizó el rendimiento de la arquitectura cuando se complementa con técnicas de planificación dinámica de instrucciones, de renombramiento de registros, y de incremento de registros físicos (escalares y vectoriales). Capítulo 6. Una arquitectura vectorial multithreading con registros cortos es estudiada en este capítulo. Se analiza la utilización de los recursos de la arquitectura y su rendimiento, variando el número de threads y el tamaño de los registros vectoriales. Capítulo 7. En este capítulo se presentan las conclusiones globales del trabajo desarrollado en esta tesis, y se indican cuáles son las líneas abiertas, o trabajos futuros, que se desprenden de la misma.
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