DISEÑO MICROELECTRONICO

Autor: TORRALBA COLLADOS GLORIA MARIA.
Año: 2004.
Universidad: VALENCIA.
Centro de lectura: ESCOLA TECNICA SUPERIOR D'ENGINYERIA.
Centro de realización: FACULTAD DE FISICA.

Resumen: La forma más eficaz de transmitir cantidades masivas de datos a altas frecuencias es actualmente mediante enlaces paralelos de comunicación punto a punto, ya que el ancho de banda se incrementa con el número de señales o líneas del enlace. Tradicionalmente, en estos protocolos los datos se transmiten de manera síncrona a una señal de reloj. Dicha señal de reloj se usa en los sistemas receptores para descodificar la información transmitida. Sin embargo, los fenómenos de propagación asociados al medio de transmisión afectan negativamente a la calidad de las señales de forma proporcional a la distancia entre los enlaces. La consecuencia más importante es que las señales de datos llegan a los receptores adelantadas o retrasadas con respecto a la señal de reloj. En transmisiones de grandes anchos de banda y frecuencia, este desfase temporal, más conocido en la literatura por skew, puede llegar a ser del mismo orden de magnitud que la anchura del periodo de la señal de reloj. Este fenómeno es una limitación común a todos las tecnologías de interconexión y depende exclusivamente de las características físicas del medio. Como resultado, el máximo ancho de banda está limitado por la naturaleza del medio empleado. La transmisión de señales en modo diferencial, más conocida por su acrónimo LVDS (Low Voltage Differential Signalling), es hoy en día uno de los estándares más populares debido a sus altas prestaciones y bajo coste. La única limitación de esta tecnología viene impuesta por la calidad del medio físico empleado como canal de transmisión. Para aliviar los efectos perjudiciales del skew, en los sistemas receptores se emplean los llamados circuitos regeneradores de reloj con el objeto de sincronizar las señales de datos y reloj. Dichos circuitos están basados tradicionalmente en bucles de enganche de fase. El circuito integrado SWIFT (SWItch for Fault Tolerance) presentado en esta tesis tiene por objeto compensar el desfase o skew que afecta a las señales transmitidas paralelamente en modo diferencial entre enlaces punto a punto. El diseño se ha realizado usando técnicas analógicas y digitales y se ha implementado en un proceso de fabricación CMOS de 0.35 micras. SWIFT ajusta automáticamente y de forma dinámica retrasos temporales po\itivos y negativos entre señales de datos y reloj de hasta 2 ns, con una resolución máxima de 100 ps. Además, SWIFT proporciona tolerancia a fallos en topologías punto a punto ya que implementa mecanismos de detección de errores y redireccionamiento de los datos en el enlace receptor. Un procesador de 16 bits se ha incorporado para añadir versatilidad al diseño hardware. La investigación llevada a cabo se inicia con el diseño de circuitos electrónicos capaces de generar el mínimo retraso posible en procesos de fabricación CMOS de 0.18 micras y 0.35 micras. Como el desfase temporal o skew es, a priori, desconocido, previamente a la sincronización de datos, SWIFT realiza el calibrado y la identificación de dicho skew. SWIFT ha sido diseñado y verificado. Los resultados experimentales demuestran el correcto funcionamiento del dispositivo de acuerdo con los requerimientos de diseño. SWIFT se ha evaluado positivamente en un sistema real como es un cluster de PCs conectados en una topología de anillo que tiene como misión la adquisición y detección de eventos de interés en un experimento de física de altas energías como es LHCb en el CERN.

Autor: TRAZEGNIES OTERO CARMEN LOURDES DE.
Año: 2003.
Universidad: MALAGA.
Centro de lectura: INGENIEROS.
Centro de realización: E.T.S. INGENIERIA DE TELECOMUNICACIÓN.

Resumen: Esta tesis presenta un nuevo sistema de reconomiento de objetos 3D a partir de una secuencia de vistas planas del mismo. El sistema no sólo es capaz de clasificar objetos pertenecientes a una base de datos sino también de incluir nuevos objetos mediante un algoritmo de entrenamiento no supervisado cuando éstos no presenten un grado aceptable de similitud con ninguno de objetos ya conocidos. El sistema propuesto puede trabajar en un entorno virtual o bien con objetos reales previamente segmentados. Si bien los sistemas de segmentación constituyen un amplio tema de investigación que no será abordado en la presente tesis, se debe considerar que con cualquier sistema de segmentación aplicado a imágenes resultante es susceptible de sufrir distorsiones, transformaciones, deformaciones y ruido. El sistema de reconocimiento debe ser por lo tanto resistente ante estos factores. Un sistema de reconocimiento basado en vistas planas implica el procesado de un conjunto de datos relativamente extenso. Para que se pueda efectuar en un tiempo razonable es imprescindible reducirla por algún método de codificación. En primer lugar se extrae la silueta del objeto contenido en cada imagen. Las siluetas se representan mediante su función de curvatura calculada según un nuevo método, propuesto en la presente tesis, que se adapta a la escala natural de la curva, filtrando el eventual ruido y respetando la información relevante. Es muy importante que la representación de las siluetas sea invariante a rotación y a escala. La invarianza a escala se puede conseguir sin más que interpolar la función de curvatura a una longitud fija. Para conseguir invarianza a rotación se trabaja con el módulo de los coeficientes de la transformada discreta de Fourier se reduce aún más mediante un análisis por componentes principales. Así, cada vista plana queda representada por un vector de características de dimensión reducida. Un objeto se representa pues mediante una secuencia de vectores de características. La naturaleza de cada vista de la secuencia depende básicamente de cual haya sido la vista anterior del objeto, por lo tanto se puede analizar como un proceso estocástico de Markov. Así, se puede definir un modelo de Markov que describa a cada objeto y evaluar la probabilidad de que cada objeto de la base de datos de lugar a una determinada secuencia de vistas. Así, es un problema fundamental la definición de los estados de cada modelo de Markov. Se puede definir cada estado como un tipo particular de vista. Sin embargo, dada la naturaleza del problema, cada nueva vista de un objeto puede pertenecer a varias clases distintas pertenecientes a su vez a uno o varios objetos. Para poder manejar esta indeterminación en la asignación de estados es necesario trabajar con modelos ocultos de Markov. El método de reconocimento propuesto no sólo ofrece una medida de la similitud de los objetos observados respecto de los almacenados en la base de datos, sino que además es posible realizar el entrenamiento de objetos nuevos de una forma no supervisada. El sistema ha sido probado tanto con objetos virtuales como reales, agrupando siempre los objetos que desde el punto de vista humano, presentan una similitud apreciable en la forma.

Autor: VALENCIA MIRANDA GABRIEL.
Año: 2003.
Universidad: MALAGA.
Centro de lectura: INGENIEROS DE TELECOMUNICACIÓN.
Centro de realización: E.T.S. INGENIERIA DE TELECOMUNICACIÓN.

Resumen: Esta tesis presenta un conjunto de técnicas jerárquicas de segmentación espacio-temporal que permiten descomponer una secuencia de vídeo en regiones conexas homogéneas. El objetivo es conseguir un sistema que sea robusto, que funcione para un conjunto amplio de escenarios diferentes y cuya carga computacional no sea muy elevada para que se pueda usar con aplicaciones en tiempo real. Entre los posibles descriptores espaciales, se ha elegido el color por ofrecer una información mas rica en matices que la escala de gris, resultando menos costoso computacionalmente que otros descriptores complejos como la textura o la forma. Para poder manejar adecuadamente las diferentes o similitudes entre las partes que componen una escena determinada, se propone en esta tesis una nueva medida del color para caracterizar aras homogéneas que es reistente frente a gradientes de sombras, iluminación y pequeñas texturas. Esta nueva medida del color permite obtener mejores resultados en la segmentación que otros descriptores del color existentes. A la hora de incorporar información temporal, se presentan tanto técnicas que emplean críterios espaciales y temporales aisladamente, como aquellas que lo hacen combinadamente, probando que estas últimas, aunque resultan computacionalmente más costosas, reducen los errores de estimación de movimiento propios de las primeras. Para reducir este mayor tiempo de cómputo se ha recurrido al empleo de estructuras jerárquicas. En primer lugar se presenta un algoritmo de segmentación con pirámides regulares mediante reenlazado adaptativo. A continuación, con el fin de evitar problemas de conectividad propios del algoritmo anterior, se propone una nueva estructura de segmentación espacio-temporal basada en crecimiento y mezclado mediante pirámides irregulares constituidas únicamente por nodos homogéneos. Con el objeto de aumentar la estabilidad temporal, el método anterior es modificado para caracterizar las regiones globalmente mediante el nuevo descriptor del color propuesto, siguiéndose una estrategia de división y mezclado. Los tres algoritmos de segmentación de vídeo presentados son computacionalmente rápidos, trabajan de forma no supervisada y son resistentes a cambios moderados de sombras e iluminación. Por últim, se realiza una análisis comparativo de los métodos propuestos de segmentación usando secuencias de vídeo reales con distintos niveles de complejidad. De este estudio se concluye bajo qué condiciones resulta mas indicado uno u otro método.

Autor: GOMÉZ GALAN JUAN ANTONIO.
Año: 2003.
Universidad: SEVILLA.
Centro de lectura: ESCUELA SUPERIOR DE INGENIEROS.
Centro de realización: ESCUELA SUPERIOR DE INGENIEROS.

Autor: RAMIREZ FALO JOSE LUIS.
Año: 2003.
Universidad: POLITECNICA DE CATALUÑA.
Centro de lectura: INGENIEROS DE TELECOMUNICACIÓN.

Resumen: Esta memoria de tesis se basa en el trabajo realizado durante una estancia de estudio en Semiconductores Investigación y Diseño (SIDSA, Tres Cantos, Madrid), en 1998 y 1999. El reto inicial consistió en desarrollar celdas estándar, analógicas, que pudieran integrarse dentro un circuito mixed-signal que incluía una gran cantidad de dispositivos digitales (fundamentalmente memoria, núcleo microprocesador y lógica reconfigurable); lo que conformaba en su conjunto un system-on-chip (SOC). Con este objetivo se diseñaron circuitos analógicos en tecnologías de 0,5um y 0,35um fabricadas según un proceso específicamente desarrollado para circuitos digitales. Del conjunto de este trabajo se extraen dos propuestas de diseño. Primero, un amplificador operacional con rangos de funcionamiento, de entrada y de la salida, que abarcan de extremo de la tensión de alimentación rail-to-rail. Este diseño presenta la novedad de utilizar una estructura auto-polarizada como salida de la primera etapa. Otra novedad es el uso de una estructura simple para forzar el funcionamiento en modo de operación AB de la etapa de la salida. En conjunto de estas propuestas simplifican el diseño, disminuyen su tamaño y alcanzan un comportamiento extremamente rail-to-rail, manteniendo el resto de sus propiedades dentro de los niveles habituales. Segundo, un DAC por gestión de fuentes de corriente. En este caso la novedad reside en utilizar dos tipos de celdas de corriente, sumideros con NMOST y fuentes realizadas con PMOST, controlando la aplicación de unas u otras a la salida mediante el bit de más peso de la palabra digital de entrada (MSB). El resultado obtenido muestra dos ventajas fundamentales: la tensión de salida es rail-to-rail y el consumo de corriente del conjunto disminuye un 25% su valor medio. Colateralmente, el análisis y las simulaciones prevén también una disminución del tamaño y una mejora en INLE y DNLE.

Autor: CARDELLS TORMO FRANCISCO.
Año: 2003.
Universidad: POLITECNICA DE VALENCIA.
Centro de lectura: ESCUELA POLITECNICA SUPERIOR .
Centro de realización: E.P.S. GANDÍA.

Resumen: En esta tesis se investiga la viabilidad de usar FPGAs como plataforma en radios digitales flexibles (software defined radios). También se proponen guías para el diseño de la arquitectura de transceptores inalámbricos completamente digitales optimizados para FPGAs y basados en la modulación QPSK. En nuestra argumentación, se muestra que los requisitos en términos de tasa de símbolo solo pueden ser conseguidos con el mapeado eficiente (en términos de área y productividad) de algoritmos de tratamiento de la señal y mediante el particionamiento cuidadoso de la lógica en los dominios de reloj apropiados. Se invetiga la implementación de las etapas siguientes: mezcladores, sincronización en el tiempo, y sincronización de fase. En primer lugar, se investigan técnicas para la simplificación de sintetizadores de frecuencia digitales en cuadratura (QDDFS) - el bloqueo elementa de los mezcladores - basados en el algoritmo CORDIC. La aplicación de estas técnicas conduce a una nueva arquitectura que presenta una mejora de las prestaciones comparado con topologías previamente propuestas en la literatura. Mostramos las mejoras en uso de área y pureza espectral comparada con trabajos anteriores. En segundo lugar, se investiga la implementación eficiente en FPGA de QDDFS basados en CORDIC, interpolación y comprensión de tablas. Se muestran resultados de ancho de banda máximo, por encima de 300 MHz, al mpaear arquitecturas de QDDFS en la tecnología existente de FPGAs basadas en LUTs. SE tienen en cuenta aquellas guías de diseño VLSI que funcionan para FPGAs y aquellas consideraciones de arquitectura para el diseño eficiente (en términos de área y productividad) de QDDFS, hasta un 56% mas rápidos que cores comerciales. Finalmente, se presenta un mapa de diseño que combina las técnicas de conversión de fase a amplitud mencionadas previamente a fin de minimizar el área global. En tercer lugar, se investigan las limitaciones de la demodulación coherente. Se muestran guías de diseño para optimizar, en términos de tasa de símbolo, los lazos de demodulación en punto fijo. Se evalúan dos técnicas para el rotador: basado en tablas y basado en CORDIC. Comparamos la implementación de los dos y establecemos el circuito de de-rotación más apropiado para cada tasa de símbolo. Finalmente, se investiga el diseño de la etapa de sincronización en el tiempo completamente digital y para FPGAs. Aunque hay disponibiles varias arquitecturas en VLSI para transceptores inalámbricos su mapeado a una plataforma para radio digital no es una tarea trivial. Se investiga una arquitectura de receptor preparada para soportar tasas de símbolo elevadas. Además, se dan resultados de implementación en hardware y estimaciones de uso de área. Concluimos esta tesis mostrando los resultados de implementación de un receptor digital de DVB-S en una FPGA Virtex-II Pro.

Autor: ALBALADEJO MEROÑO JOSÉ.
Año: 2003.
Universidad: POLITECNICA DE VALENCIA.
Centro de lectura: INFORMÁTICA.
Centro de realización: UNIVERSIDAD POLITÉCNICA DE VALENCIA.

Resumen: La robótica móvil tiene un futuro a medio plazo bastante prometedor. Este crecimiento repercutirá sobre aquellas áreas cuyas investigaciones y desarrollos se incorporten a esta nueva tecnología. Una de las áreas que va a ser de las más favorecidas será la visión por computador. Y en concreto las técnicas de localización y reconstrucción 3D. Estas técnicas influirán notablemente en el diseño de robots móviles. Otro aspecto a tener en cuenta, se debe al incremento de la capacidad de integración de los circuitos integrados, en particular los circuitos reconfigurables por el usuario "in situ" y en el dominio de una aplicación concreta. Un objetivo del GSRC "Gigascale Silicon Research Center for Design and Test" es que en el año 2010 se integren más de mil millones de transistores (10 10), en un circuito reconfigurable. Es por ello, que los nuevos diseños deberán incluir las cualidades de ser confiables. Sobre todo en el desarrollo de aquellas aplicaciones donde la seguridad sea un requisito exigido. Este aspecto involucra al área de la tolerancia a fallos de sistemas. El presente trabajo es el fruto de la colaboración entre varios grupos de investigación pertenecientes a universidades españolas. En concreto, se presenta en esta tesis los resultados obtenidos en el desarrollo de unos proyectos para aplicaciones con robots móviles, que han sido solicitados al Ministerio Español de Ciencia y Tecnología. Este trabajo ha sido dirigido y coordinado por los grupos VICOROB (Visió per Computador i Robótica) y el GSTF (Grupo de Sistemas Tolerantes a Fallos), que llevan varios años cooperando entre sí con este tipo de proyectos. Las investigaciones y los desarrollos sobre reconocimiento y reconstrucción del espacio 3D, le han correspondido al grupo VICOROB, que es el experto en el área de visión por computador. Y las investigaciones y los desarrollos de los subsistemas tolerantes a fallos ha correspondido a nuestro grupo, el GSTF, que también es reconocido como experto en esta área de conocimiento. Una de las tareas de este proyecto, y que relaciona a los dos grupos de investigación, es la que se nos ha propuesto para desarrollar como trabajo de esta tesis: La implementación de una subtarea en el reconocimiento 3D. La tarea concreta ha consistido en la implementación sobre hardware reconfigurable de un algoritmo para la localización de puntos de interés, como son las esquinas de los objetos de las escenas 2D. Estos puntos (las coordenadas x, y), se necesitan para la confección del mapa 3D. Ahora bien, los cálculos que se realicen para preprocesamiento 2D, se harán con operadores que operen de forma confiable. Las técnicas de tolerancia a fallos en las aplicaciones de visión por computador no han tenido hasta la fecha demasiado auge. Por una parte, esto se debe al elevado coste temporal que supone una aplicación de visión, donde se han intentado buscar numerosas soluciones hardware que logren procesar los algoritmos de forma más rápida. Por otro lado, la implementación de las técnicas de tolerancia a fallos en los programas (software) incrementan de forma notable el coste temporal de este tipo de aplicaciones. En este trabajo se propone utilizar una metodología de disño, derivada de la metodología general de codiseño. En esta metodología se describe cómo realizar el diseño de una aplicación, desde sus requisitos, a la fabricación en serie del sistema. También se detalla cómo se ha procedido para realizar las particiones horizontales en cada fase del diseño. En concreto, con esta metodología se aborda el diseño del subsistema de visión propuesto. La peculiaridad en el flujo de diseño propuesto, consiste en describir cómo se incluyen en este tipo de diseños las características de tolerancia a fallos (TF). El resultado del diseño será un sistema más confiable y más seguro durante su vida, que cualquier otro sistema diseñado sin estas cualidades. Este tipo de diseños con características de TF estará especialmente indicado en aquellas aplicaciones dónde los robots móviles realicen unas tareas que puedan afectar a la integridad de los seres humanos.

Autor: VALVERDE VALVERDE JOSE M..
Año: 2002.
Universidad: EXTREMADURA.
Centro de lectura: INGENIEROS INDUSTRIALES.
Centro de realización: FACULTAD DE CIENCIAS/ESCUELA DE ING. INDUSTRIALES.

Resumen: El presente trabajo se encuadra dentro del campo de la innovación y el desarrollo tecnológico. En concreto, los contenidos del mismo son el resultado de colaboraciones de I+D+DT que se vienen manteniendo con industrias de la región extremeña y, en este sentido, nos ha parecido oportuno centrar dicho trabajo sobre dos sectores cuya importancia en nuestro contexto regional está fuera de toda duda. Estos son el sector del corcho y el de rocas ornamentales. En relación al sector del corcho, en la actualidad existen varios cuellos de botella a los que todavía no se les ha proporcionado una solución adecuada. Pero, si prescindimos de aquellos de naturaleza química y/o biológica, y nos centramos en el campo de las Tecnologías Avanzadas de la Producción y las Tecnologías de la Información y de las Comunicaciones, los retos del sector se encuentran en los dos extremos de la cadena productiva. Al principio de la misma, aparece el problema de la estimación de las características de la cosecha de corcho en el propio monte alcornocal, y al final, el control de la calidad de su principal producto derviado: el tapón de corcho. A ambos problemas se les proporcionan respectivas soluciones en este trabajo, que, si bien no de una manera definitiva, contribuyen de una forma relevante a la mejora del estado del arte. Para el primer caso, se presenta una unidad electrónica que proporciona información precisa sobre la variable más determinante en la aplicación final del corcho criado, como en su calibre. En relación a la segunda actividad, que conlleva una extraordinaria dificultad debido a la heterogeneidad intrínseca del material, se aplica, por primera vez, una metodología de clasificación basada en procesamiento neuromórfico de la información que mejora notablemente el porcentaje de aciertos de los sistemas tradicionales. Finalmente, y relativo al sector de rocas ornamentales, el trabajo se centra en el control de calidad y la optimización de una planta de producción de tejas de pizarra. En particular, se ha desarrollado un sistema basado en procesamiento de imágenes que mejora, también de forma significativa, el estado actual de la técnica en el sector, caracterizada por la utilización, todavía hoy en día, de procedimientos exclusivamente manuales.

Autor: CALAZA CABANAS CARLOS ALBERTO.
Año: 2002.
Universidad: BARCELONA.
Centro de lectura: FÍSICA.
Centro de realización: UNIVERSIDAD DE BARCELONA.

Resumen: Esta tesis presenta los resultados obtenidos en el desarrollo de microsistemas ópticos diseñados para la detección de gases mediante la absorción selectiva de radiación infrarroja. El trabajo desarrollado se ha organizado en tres partes: Se ha llevado a cabo una modelización de un sistema óptico de detección de gases compuestos por los microsistemas ópticos prouestos, utilizando modelos analíticos y numéricos del comportamiento de los diferentes componentes. Se ha simulado la respuesta óptica del sistema a diferentes muestras gaseosas y se ha estimado la capacidad de detección del sistema mediante la utilización de diferentes técnicas de procesado de señal. Se han diseñado dos microsistemas ópticos para la detección de gases, un filtro óptico sintonizable y un detector de radiación infrarroja. Como filtro óptico sintonizable se ha utilizado un interferómetro Fabry-Perot, que se ha obtenido mediante una tecnología de micromecanizado superficial. Esta tecnología de micromecanizado superficial. Esta tecnología de microfabricación ha sido adecuada para cumplir los requisitos ópticos específicos de la aplicación. Una vez establecido el proceso de fabricación se ha evaluado el comportamiento de diferentes alternativas de diseño mediante la simulación mecánica y eléctrica de su comportamiento, basada en el método de los elementos finitos. Se han fabricado filtros con diferentes geometrías basados en las diferentes alternativas tecnológicas propuestas, y se ha caracterizado de forma satisfactoria su funcionamiento. El detector de infrarrojo diseñado, basado en una tecnología de fabricación estándar para circuitos electrónicos CMOS, es una termopila, que utiliza termopares de polisilicio/aluminio para la detección del incremento de temperatura que produce la absorción de radiación infrarroja. Se propone un pre-proceso de fabricación para generar un elemento absorbedor basado en silicio dopado, y se utiliza un proceso de micromecanizado de volumen para aislar térmicamente de este elemento maximizando la sensibilidad del sensor. Se ha llevado a cabo una simulación (analítica y numérica) de sensores basados en esta estructura para evaluar la influencia de diferentes parámetros de diseño en su rendimiento, y se ha establécido un método de optimización basado en estos modelos. Se han obtenido dispositivos basados en el proceso de fabricación propuesto, y se ha caracterizado su rendimiento con resultados satisfactorios. Finalmente se ha ensayado una técnica de acoplamiento, basada en un proceso de soldadura flip-chip habitual en electrónica, que ha permitido el ensamblado de los dos componentes para obtener un módulo espectrómetro aplicable a la detección de gases. Se ha llevado a cabo una simulación (analítica y numérica) de sensores basados en esta estructura para evaluar la influencia de diferentes parámetros de diseño en su rendimiento, y se ha establecido un método de optimización basado en estos modelos. Se han obtenido dispositivos basados en el proceso de fabricación propuesto, y se ha caracterizado su rendimiento con resultados satisfactorios. Finalmente se ha ensayado una técnica de acoplamiento, basada en un proceso de soldadura flip-chip habitual en electrónica, que ha permitido el ensamblado de los dos componentes para obtener un módulo espectrómetro aplicable a la detección de gases. Se han caracterizado ópticamente módulos obtenidos con este proceso, que han corroborado la adecuación de este proceso para el ensamblado de sistemas ópticos micromecanizados.

Autor: BARRIENTOS VILLAR JUAN MANUEL.
Año: 2002.
Universidad: CADIZ.
Centro de lectura: ESCUELA POLITECNICA SUPERIOR.
Centro de realización: ESCUELA POLITÉCNICA SUPERIOR DE ALGECIRAS.

Resumen: En esta tesis se aborda un estudio sistemático de circuitos aritméticos: sumadores y multiplicadores. Los circuitos se han descrito empleando el lenguaje VHDL y se han sintetizado hacia diversas familias de FPGAs. El estudio se ha basado en tres de las familias más representativas de Xilinx: 4000, Spartan II y Virtex, aunque se han realizado exploraciones hacia otras tecnologías de FPGAs. Tras un estudio de las soluciones arquitecturales existentes para realizar los citados operadores aritméticos, se realiza un amplio trabajo experimental, analizando la capacidad de las FPGAs para implementar circuitos aritméticos rápidos y eficientes, al tiempo que se comparan las diversas arquitecturas y algoritmos empleados, obteniendo criterios (recursos empleados, velocidad, eficiencia, tiempos de síntesis e implementación) que permiten seleccionar el más adecuado para cada tipo de operación estudiada y para cada familia de dispositivos empleada. Asimismo, se han analizado las influencias que en los resultados obtenidos tienen diversos elementos tecnológicos empleados: Plataforma informática, entorno de diseño y herramienta de síntesis, tecnología de FPGAs, lenguaje de descripción. A partir del estudio realizado, se ha desarrollado un conjunto de conocimientos prácticos susceptible de ser incorporado a herramientas de diseño que, en calidad de "asistente", permitan ayudar al diseñador en la elección óptima de los recursos disponibles.

Autor: PÉREZ VEGA-LEAL ALFREDO.
Año: 2002.
Universidad: SEVILLA.
Centro de lectura: ESCUELA SUPERIOR DE INGENIEROS.
Centro de realización: ESCUELA SUPERIOR DE INGENIEROS.

Resumen: En los últimos años, la demanda de equipos portáliles crece sin parar. La vida de estos equipos depende de las baterías, por lo que una disminución en el consumo de energía por parte de los circuitos de estos equipos se ha convertido en el principal caballo de batalla. A la hora de la conversión AD, los moduladores Sigma-Delta pueden alcanzar los elevados rangos dinámicos necesarios para la detección de una señal en presencia de fuertes componentes de ruidos en frequencias adyacentes. Una vez convertida la señal, un filtro digital puede eliminar tanto el ruido interferente como el error de cuantización. En esta tesis se describe el diseño de distintas celdas de baja tensión para la realización de amplificadores operacionales clase AB así como el diseño de un modulador Sigma-Delta paso-banda que alcanza una resolución de 13,5 bits, en una banda de 16kHz y un consumo de 500uW. Un prototipo experimental se ha diseñado y se ha fabricado en una tecnología de 0,35 um CMOS para probar el funcionamiento de las celdas de baja tensión.

Autor: MOYA FERNÁNDEZ JOSE MANUEL.
Año: 2002.
Universidad: POLITECNICA DE MADRID.
Centro de lectura: INGENIEROS DE TELECOMUNICACIÓN.
Centro de realización: ETSI TELECOMUNICACIÓN.

Resumen: Los rápidos cambios tecnológicos y la fuerte demanda de aparatos electrónicos de consumo, cada vez más complejos, están haciendo que el coste de diseño sea dominante para un amplio rango de sistemas empotrados. Esta complejidad inherente de los sistemas empotrados. Esta complejidad inherente de los sistemas se ve agravada por la heterogeneidad de los recursos y de las herramientas de síntesis de bajo nivel. Por tanto, cada vez más patente la necesidad de nuevas metodologías y herramientas de diseño que permitan aumentar drásticamente la productividad de los diseñadores. El enfoque más común consiste en especificar el sistema completo, con un nivel de abstracción elevado, y después realizar un particionado y completar el diseño de hardware y software de forma independiente. Esta aproximación no escala bien con el aumento de complejidad, y además añade numerosos problemas de difícil solución. Esta tesis propone un enfoque radicalmente direrente para el diseño de sistemas heterogéneos de elevada complejidad: homogeneizar los recursos y ofrecer abstracciones de muy bajo nivel, que eviten la separación del diseño de hardware y software hasta el final del proceso de diseño. Nuestro enfoque puede resumirse con la frase. Construyamos sistemas complejos homogéneamente sobre un conjunto heterogéneo de recursos, en lugar de construir sistemas complejos heterogéneamente sobre varios conjuntos homogéneos de recursos. La metodología propuesta extiende los conceptos utilizados en el desarrollo de software empotrado, utilizando un compilador hardware-software como herramienta principal, y un pequeño substrato de sistema operativo hardware-software, que ofrece los servicios básicos de comunicación y sincronización entre los diferentes componentes del sistema. A diferencia de otras aproximaciones, la interfaz de todos los componentes del sistema es idéntica. Se ha implementado un prototipo de entorno de desarrollo para soportar la metodología propuesta, basado en las herramientas de GNU de desarrollo cruzado de software. Al mismo tiempo se han desarrollado una serie de ejemplos que demuestran la validez del enfoque.

Autor: ESTEVE BOSCH RAÚL.
Año: 2002.
Universidad: POLITECNICA DE VALENCIA.
Centro de lectura: INGENIEROS DE TELECOMUNICACIÓN.
Centro de realización: ESCUELA SUPERIOR DE INGENIEROS DE TELECOMUNICACIÓN.

Resumen: En el mundo de la física de partículas, "más energía", es una palabra clave para permitir nuevos descubrimientos. Para penetrar más en el interior de la materia, el CERN está construyendo una nueva máquina: el Large Hadron Collider (LHC. Los nuevos detectores tienen que hacer frente a una densidad muy elevada de trazas de partículas y deben abarcar un número enorme de canales electrónicos. Por lo tanto, los experimentos del LHC requieren una electrónica de front-end y lectura de última generación que representa un desafío sin precedentes. Las arquitecturas de front-end y lectura no pueden estar basadas en los sistemas usados en los 80 y en los 90 debido a que éstos están sujetos a requerimientos más exigentes en términos de densidad de canales, número de datos a procesar y niveles de radiación. Estos estrictos requerimientos necesitan nuevos conceptos y arquitecturas con una mayor integración canal a canal y bajo consumo de potencia, comprensión de datos antes de ser enviados al sistema de adquisición de datos, y tecnologías y circuitos tolerantes a los efectos de la radiación. Siguiendo estas tendencias, y en el contexto de la electrónica de front-end y lectura del LHC, esta tesis doctoral tiene como objetivo investigar la viabilidad, estudiar las arquitecturas, definir, desarrollar, implementar y realizar el test de una unidad analógico-digital esencial para el detector TPC (Time Projection Chamber) el experimento ALICE (A Large Ion Collider Experiment): el chip ALTRO (ALICE TPC Read Out). Estos objetivos también implican la participación en la definición del resto de unidades que abarca la cadena de fronto-end y lectura de este detector. El chip ALTRO es un circuito integrado analógico-digital. En un solo chip, las señales analógicas de 16 canales se digitalizan, se procesan, se comprimen y se almacenan en una memoria que permite múltiples adquisiciones. Los convertidores analógico*digitales del chip tienen un rango dinámico de 10 bits. Después de la digitalización, un procesador pipeline es capaz de eliminar de la señal de entrada una amplia gama de perturbaciones sistemáticas y no sistemáticas, relacionadas con el comportamiento no ideal del detector, variaciones de temperatura en la electrónica, ruido pick-up, etc. Por otra parte, el procesador puede suprimir la cola de la señal, estechando los pulsos para mejorar su identificación. Después de estas etapas, la señal se comprime eliminando todos los datos que están por debajo de un umbral programable. Cada paquete de datos generado va a compañado de información adicional que indica el tiempo en el que se ha producido el evento y su tamaño, necesaria para su posterior reconstrucción. Los paquetes de datos son alamcenados en la memoria de múltiple adquisición. Sobre éste chip, fabricado con tecnología CMOS de 0.25 um y un área de 64 mm2, se han realizado una serie de tests que demuestran el correcto funcionamiento de su arquitectura. La frecuencia de muestreo máxima de los convertidores analógico-digitales es de 20 a 40 MHz y el ancho de banda de lectura es de 300 Mbyte/s. El consumo de potencia es de 320 mW cuando los 16 canales están adquiriendo a una frecuencia de 10 MHz. Las medidas demuestran un número efectivo de bits que 9,5 en todos los canales y un crosstalk canal a canal por debajo de -65 dB. El chip ALTRO, aunque ha sido optimizado para los requerimientos de la TPC del experimento ALICE, es apropiado para una gama más amplia de aplicaciones gracias a su arquitectura y capacidad de programación

Autor: ARANA ALONSO SERGIO.
Año: 2002.
Universidad: NAVARRA.
Centro de lectura: INGENIEROS INDUSTRIALES.
Centro de realización: ESCUELA SUPERIOR DE INGENIEROS.

Resumen: El gran avance de los dispositivos electrónicos en el panorama industrial actual hace que el mercado solicite productos cada vez más fiables, con unos cilos vitales más largos y con unas prestaciones muy refinidas. La progresiva automatización de los procesos industriales obliga a su vez a incluir multitud de sensores y actuadores, y en este ámbito, los detectores y medidores de posición lineal y angular así como los dispositivos potenciométricos juegan un papel crucial. Dentro de la oferta actual de esta clase de dispositivos, la irrupción de los materiales magnetorresistivos ha supuesto toda una revolución. Estos materiales tienen la propiedad de cambiar su resistencia eléctrica en la presencia de un campo magnético, lo que permite actuar sobre ellos sin necesidad de contacto físico. Precisamente esta propiedad garantiza una vida media muy elevada, y qeu no existen desgaste mecánicos por rozamiento. En este campo en el que se ha centrado el trabajo presentado. Tiene como objetivo analizar las películas magnetorresistivas referenciadas en bibliografía y seleccionar y optimizar la más adecuada para afrontar el diseño y desarrollo de sensores de posición lineal y angular. Los dispositivos deben asegurar un amplio rango térmico de trabajo manteniendo una alta sensibilidad acordes con las exigentes normativas de implantación de dispositivos electrónicos en la industria de la automoción. La base del estudio realizado son las Magnetorresistencias Gigantes (GMR) del tipo granular, que son aleaciones de materiales ferromagnéticos con materiales no ferromagnéticos depositadas por técnicas de sputtering. El trabajo se ha estructurado en dos fases. Por un lado en una primera partes se estudia y optimiza la película sensitiva y para ello se han considerado aspectos relacionados con la magnetorresistividad, alta temperatura de operación y estabilidad térmica entre otros. Complementariamente, se ha llevado a cabo el estudio microestructural de las películas. El resultado de esta primera etapa ha sido obtener un material [películas delgada de aleación Cobalto-Plata de 125 nm de espesor], que satisfaga las especificaciones técnicas especificadas. Con este material y en una segunda fase, se han diseñado y desarrollado dos tipos de dispositivos, un sensor-detector de posición lineal de geometría rectangular y un sensor de posición angular de geometría circular. Ambos dispositivos basan su funcionamiento en la estructura del puente de Wheatstone, el primero configurado en medio puente y el segundo en puente completo. Ha sido necesario diseñar sendos procesos tecnológicos para el desarrollo de estas aplicaciones. Los dos dispositivos desarrollados ofrecen beneficios competitivos como son su capacidad para la medida y sensorización libre de desgaste mecánico, larga vida de operación, ausencia de ruido eléctrico, alta sensibilidad y alta temperatura de operación.

Autor: RINCÓN CALLE FERNANDO.
Año: 2002.
Universidad: CASTILLA-LA MANCHA.
Centro de lectura: INFORMÁTICA.
Centro de realización: ESCUELA SUPERIOR DE INFORMÁTICA.

Resumen: A lo largo de los últimos 10 años, la mejora progresiva de la tecnologías de fabricación, y la propuesta de nuevas soluciones arquitecturales, han incrementado de forma muy importante la capacidad lógica de los dispositivos reconfigurables, lo que los converierte en una alternativa viable para la implementación de diseños de gran tamaño. Por otro lado, la evolución de los procesadores de propósito general apenas puede seguir el mismo ritmo de progresión, principalmente debido a la creciente complejidad de las nuevas arquitecturas. Esta mejora tecnológica ha dado lugar a la aparición del paradigma de la computación reconfigurable, que se basa en la combinación de ambos tipos de elementos, y que conjuga muchas de sus respectivas ventajas. Los sistemas reconfigurables combinan la flexibilidad y bajo coste de un procesador de propósito general con la eficiencia del hardware diseñado a la medida que proporcionan los dispositivos reconfigurables. El uso de lógica reconfigurable permite además especializar el sistema para cada aplicación concreta, sobrepasando fácilmente el rendimiento de los más potentes procesadores de propósito general. Aunque existe un gran número de sistemas reconfigurables, los más prometedores son aquellos que ofrecen reconfiguración en tiempo de ejecución. Este tipo de reconfiguración permite que el hardware readapte su arquitectura interna durante la ejecución de las aplicaciones. Sin embargo, son raras las implementaciones comerciales que existen, y apenas se utilizan. La razón principal se debe sobre todo a que la automatizacion del diseño de este tipo de sistemas es un problema muy complejo que abarca diferentes disciplinas (particionado HW/SW, síntesis de alto nivel, /1dots). Además, la complejidad creciente de las arquitecturas dinámicamente reconfigurables propuestas en la literatura dificulta aún más su integración en flujos de diseño automáticos. La solución a este problema pasa por hacer un esfuerzo en dos direcciones. Por un lado deben estudiarse nuevas fórmulas arquitecturales, cuya utilización desde las herramientas de diseño sea fácilmente automatizable. En este sentido, se propone en este trabajo un nuevo tipo de dispositivo dinámicamente reconfigurable, que en forma de coprocesador, proporciona al procesador de propósito general un cauce reconfigurable que permite la implementación de múltiples rutas de datos virtuales. Por otro lado, se ha desarrollado una nueva metodología orientada a facilitar la reutilización de soluciones previas, a unificar el proceso de diseño, y fácilmente adaptable a futuras necesidades. Esta metodología se basa en el uso de técnicas de compilación software, que utilizan como base un compilador debidamente extendido para soportar la compilación simultánea sobre software y hardware reconfigurable.

Autor: COLOM PALERO RICARDO JOSÉ.
Año: 2001.
Universidad: POLITECNICA DE VALENCIA.
Centro de lectura: INGENIEROS DE TELECOMUNICACIÓN.
Centro de realización: ESCUELA TÉCNICA SUPERIOR DE INGENIEROS DE TELECOMUNICACIÓN.

Resumen: La Tesis Doctoral que se presenta ha sido desarrollada dentro del proyecto CICYT con la referencia TIC2000-1151-C07-05 y que lleva por título: "Compresión de Vídeo con Tiempo Real Oreintado a aplicaciones Médicas. Estudio de la Segmentación del Algoritmo de la Transformada Wavelet e Implementación VLSI". En este proyecto se pretende realizar un sistema hardware para la compresión de vídeo en tiempo real, con la finalidad de poder ser transmitido por intranet o por internet. El proyecto se particulariza para aplicaciones médicas, en las que se requiere utilizar sistemas de compresión sin pérdidas. El uso de lso estándares de compresión JPEG y MPEG, en aplicaciones médicas, presentan inconvenientes ya que se basan en la transformada discreta del coseno (DCT). En la presente Tesis Doctoral se realiza un diseño hardware de la transformada wavelet, con el fin de ser utilizado en un sistema de compresión de imágenes y vídeo digital. El diseño pretende ser abierto, modular y escalable, de modo que los parámetros definitivos de la transformada wavelet puedan ser elegidos en función del tipo de imágenes y de los índices de compresión. Así una vez fijados los parámetros el diseño puede ser rápidamente sintetizado e implementado en una FPGA. Las características de reconfigurabildiad de las FPGA permiten la modificación del funcionamiento de la transformada. Previamente a la realización del diseño ha sido necesario realizar un estudio de la transformada wavelet de los dimensiones, analizando los tipos de filtros que se pueden utilizar, a sí como cuales son los que proprocionan una mejor relación señal-ruido. Este estudio ha permitido realizar un análisis del número de bits que hacen falta, en cada etapa de la transformada wavelet, para hacer el cálculo utilizando datos del tipo entero.

Autor: DOMÉNECH ASENSI GINÉS.
Año: 2001.
Universidad: POLITECNICA DE CARTAGENA.
Centro de lectura: INGENIEROS INDUSTRIALES.
Centro de realización: ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA INDUSTRIAL.

Resumen: En el campo de los sistemas electrónicos analógicos, ni los esquemas metodológicos ni las herramientas de diseño y verificación de circuitos microelectrónicos han recibido en el pasado una atención similar a la de sus homólogos digitales, lo que ha conducido a que en la actualidad se constate una indudable carencia en este campo. Esta situación contrasta con el creciente interés por la integración de bloques analógicos en los circuitos microelectrónicos de cara a conseguir integrar en un solo chip todas las funciones constitutivas de un sistema completo. En este sentido, podemos considerar como un hecho de enorme importancia la aparición de un estándar descriptivo que supone la extensión del lenguaje VHDL para sistemas analógicos y mixtos (VHDL-AMS). Los objetivos de esta Tesis Doctoral se han dirigido a cubrir esta laguna instrumental, planteado una herramienta de síntesis analógica a partir de especificaciones comportamentales de alto nivel descritas en VHDL-AMS. Dado que no sería realista pretender que nuestra herramienta tuviera un ámbito genérico de aplicación, la hemos dirigido a un campo particular: el de los sistemas neuronales de inspiración biológica. Las peculiaridades funcionales y la precisión moderada que requieren los módulos electrónicos presentes en estos sistemas apuntan hacia el diseño analógico o mixto como alternativa más adecuada para su realización, y los hacen especialmente adecuados como objetivo de aplicación de nuestra herramienta. Como consecuencia del trabajo desarrollado en la consecución de este objetivo, las principales aportaciones de esta Tesis se pueden resumir en los siguientes puntos: * Se ha desarrollado una herramienta de estructura modular para la síntesis de sistemas electrónicos analógicos descritos en VHDL-AMS. A partir de descripciones estructurales y comportamentales en este lenguaje, la herramienta proporciona una descripción a nivel de circuito en código SPICE. * En una línea paralela a la síntesis en código SPICE, se ha incluido una utilidad de refinamiento descriptivo en el marco del VHDL-AMS, proporcionando descripciones de mayor detalle dentro del mismo estándar. * La herramienta de síntesis se apoya en una biblioteca de primitivas que presenta una múltiple vertiente descriptiva, que incluye su código VHDL-AMS, subcircuito asociado SPICE y layout. * Finalmente, se ha aplicado la herramienta a una serie de aplicaciones cuyo denominador común ha sido su carácter continuo y su complejidad. En particular, se ha abordado y desarrollado la síntesis electrónica de sistemas del ámbito de la ingeniería neuronal, obteniéndose una equivalencia comportamental de los circuitos resultantes con los modelos físicos de referencia.

Autor: CARMONA GALÁN RICARDO ANTONIO.
Año: 2001.
Universidad: SEVILLA.
Centro de lectura: FÍSICA .
Centro de realización: FACULTAD DE FÍSICA.

Resumen: Esta Tesis representa una contribución al diseño de sistemas en muy alta escala de integración (VLSi) para procesamiento masivo de información de carácter sensorial. En particular, al análisis y diseño de araitos integrados de lata complejidad para el procesamiento de imágenes y señal de video en tiempo real, basado en redes neuronales celulares (CNN). El estudio realizado aborda inicialmente la problemática d-- de la realización física monolítica de estos sistemas de procesamiento desde el punto de vista de la arquitectura del sistema y de las limitaciones tecnológicas. También aborda la simulación de comportamiento con la intervención de facilitar el progreso en el flujo de diseño mediante herramienta de CAD optimizados. Como re-- a las metodologías propuestas. Se presentan dos prototipos: un chip de memoria analógica y una máquina de compúto analógica universal, con una dinámica basada en modelos bio-inspirados. El desarrollo de estos chips ha permitido afrontar toda una serie de ratos en cuya revolución se han aplicado técnicas avanzadas de diseño de -- analógicas.

Autor: PÉREZ PASCUAL M. ASUNCIÓN.
Año: 2001.
Universidad: POLITECNICA DE VALENCIA.
Centro de lectura: ESCUELA POLITÉCNICA SUPERIOR .
Centro de realización: ESCUELA TÉCNICA SUPERIOR DE ING DE TELECOMUNICACIÓN.

Resumen: La aritmética on-line se utiliza en el diseño VLSI para acelerar los procesadores digitales de la señal. Esto es debido a que evita la propagación de acarreo inherente a los sistemas que utilizan la representación numérica en complemento a dos. Por ello la frecuencia de funcionamiento de estos circuitos aumenta y, además, se independiza del tamaño de palabra que se está procesando. En esta Tesis Doctoral se ha evaluado la viabilidad del uso de la aritmética on-line en el diseño con dispositivos FPGA. Para ello se ha elegido como aplicación la implementación de procesadores FFT. Concretamente se han desarrollado circuitos multiplicadores de números complejos que combinan la aritmética on-line con la aritmética distribuida, operadores butterfilies y arquitecturas completas de procesadores FFT. En todos los casos se ha adaptado la estructura del operador a la del dispositivo, de forma que se han obtenido circuitos con mínima profundidad de lógica que alcanzan la máxima velocidad que permite la tecnología de implementación seleccionada. Para asegurar las prestaciones de los operadores desarrollados. Se ha realizado una librería de cores utilizando emplazamiento relativo para las familias XC4000 y Virtex de Xilinx.

Autor: QUIRÓS OLOZÁBAL ÁNGEL.
Año: 2001.
Universidad: CADIZ.
Centro de lectura: ESCUELA POLITECNICA SUPERIOR.
Centro de realización: ESCUELA POLITÉCNICA SUPERIOR DE ALGECIRAS.

Resumen: La tesis estudia la síntesis automatica de un equipo de test bajo la norma IEEE 1149.1 a partir de una descripción VHDL sintetizable. Ha tenido como propósito la obtención de un modelo sintetizable que pueda ser adaptado con facilidad a diferentes tarjetas bajo test y usado para obtener un equipo que realice el test boundary Scan de infraestructura e interconexiones. Se han combinado varios métodos para la generación de vectores y detección de fallos, descritos con diferentes estilos, para obtener un grupo de modelos diferentes que han sido comparados en términos de ocupación de recursos, frecuencia de operación y tiempo de síntesis. Todos los modelos se han verificado mediante el uso de placas de prototipo reales, y la viabilidad de la implementación física del equipo de test se ha establecido para varias familias de FPGAs comerciales. Los modelos son autónomos e incluyen las funciones para realizar la generación de los vectores de test.