DISEÑO MICROELECTRONICO, 2

Autor: ARMAS SOSA VALENTÍN DE.
Año: 2001.
Universidad: LAS PALMAS DE GRAN CANARIA.
Centro de lectura: INGENIEROS DE TELECOMUNICACIÓN.
Centro de realización: ESCUELA TÉCNICA SUPERIOR DE INGENIERÍA DE TELECOMUNICACIÓN.

Resumen: Durante la época de los ochenta la tecnología de Arseniuro de Galio (GaAs) experimentó un crecimiento importante, debido a los avances producidos en los procesos de fabricación, que han conseguido llevar los diseños con esta tecnología a niveles VLSI. Durante la década de los 90 esta tecnología se fue afianzando como solución óptima en determinadas áreas tales como el procesado de señales y las comunicaciones. La gran competitividad en el mercado del procesado de señales y, sobre todo, en el área de comunicaciones han llevado a convertir el ciclo de desarrollo de un circuito en el principal objetivo a cumplir. La principal motivación de esta tesis es la contribución al diseño y metodología de diseño VLSI en Arseniuro de Galio mediante la creación de una herramienta de generación de macro-células y rutas de datos. La elección de la tecnología viene motivada al ser ésta la principal línea de investigación en la División de Diseño de Sistemas Integrados del Instituto Universitario de Microelectrónica Aplicada de la Universidad de las Palmas de Gran Canaria, en cuyo seno se ha desarrollado esta tesis. La validación se ha realizado implementando 3 tipos de estructuras. El primer tipo de estructuras corresponde a rutas de datos implementadas con rebanadas de bits. Se generaron tres rutas de datos correspondientes a la ruta de datos del TMS320C10 de Texas Instruments, a la ruta de datos del DSP56000 de Motorola y a la ruta de datos de un procesador de vídeo programable. El segundo tipo corresponde a la generación de una estructura basada en macro-células. Por último, la tercera estructura corresponde a la de una macro-célula, generada como módulo IP (Intellectual Property) para ser ensamblada junto con otras macro-células en un diseño mayor y utilizando otras herramientas, lo que demuestra la validez del generador para el desarrollo de este tipo de bloques.

Autor: MARÉS MARTI PERE.
Año: 2001.
Universidad: POLITECNICA DE CATALUÑA.
Centro de lectura: INGENIEROS DE TELECOMUNICACIÓN .

Autor: CARRILLO CAJELLA JUAN MANUEL.
Año: 2001.
Universidad: EXTREMADURA.
Centro de lectura: INGENIEROS INDUSTRIALES.
Centro de realización: FACULTAD DE CIENCIAS/ESCUELA DE ING. INDUSTRIALES.

Resumen: Los avances en las tecnologías CMOS están conduciendo los voltajes de alimentación de los circuitos integrados a valores cada vez más reducidos. A medida que las dimensiones de los dispositivos disminuyen, los voltajes aplicados necesitan ser escalados de manera proporcional, con el objetivo de garantizar su fiabilidad y el control de la densidad de potencia disipada por ellos. Por otro lado, desde el punto de vista de los circuitos analógicos, muchos aspectos de diseño que hace solo unos años no eran apenas tenidos en cuenta, cobran especial importancia en estas condiciones de operación impuestas por los restringidos voltajes de alimentación. El amplificador operacional es el bloque más importante dentro de los sistemas analógicos y de modo mixto. Dichos sistemas implementan un gran número de variadas funciones, entre las cuales destaca el filtrado por ser una de las más comunes. Este trabajo se enfoca en el diseño de amplificadores rail-to-rail de bajo voltaje de alimentación con comportamiento constante sobre todo el rango de voltaje. Las aportaciones específicas que reúnen este trabajo incluyen: 1,- Nuevas técnicas de transconductancia (gm) constante que son simultáneamente robustas y universales y, por tanto, compatibles con los dispositivos CMOS submicrométricos. 2,- Técnicas de diseño para mantener constante el comportamiento en gran señal del amplificador, es decir, el slew-rate (SR). 3,- Desarrollo de etapas de entrada de amplificadores operacionales con gm constatne, SR constante y gran ancho de banda. 4,- Aplicación de algunas de las técnicas propuestas al diseño de amplificadores operacionales capaces de operar con voltajes de alimentación extremadamente bajos. Con el fin de validar las prestaciones experimentales de todas las técnicas propuestas, se han diseñado, fabricado y medido diferentes prototipos implementados en silico.

Autor: GARCÍA MANDAYO GEMMA .
Año: 2001.
Universidad: NAVARRA.
Centro de lectura: ESCUELA SUPERIOR DE INGENIEROS.
Centro de realización: ESCUELA SUPERIOR DE INGENIEROS.

Resumen: El continuo y sostenido avance que se ha producido en los últimos años en el sector de las microtecnologías y los microsistemas ha dado lugar a un creciente desarrollo de procesos altamente controlados, desarrollados en ambiente de sala limpia, cuya aplicación se ha extendido a campos como el de la fabricación de sensores. El atractivo de estas técnicas radica en su repetibilidad, en la reducción de consumo y en la miniaturización de los dispositivos así fabricados. Si en este panorama se introduce la creciente demanda de dispositivos sensores tanto en ámbitos industriales como domésticos, resulta comprensible la adopción de las mencionadas técnicas para llegar a la obtención de los denominados microsensores, en alusión tanto a la miniaturización de los mismos como a las microtecnologías mediante las que se fabrican. Por otra parte, en el ámbito de la llamada sociedad del bienestar, el uso creciente del gas natural en los hogares ha incrementado el riesgo tanto de explosiones por escape de metano (principal componente del gas natural) como de envenenamiento por presencia de monóxido de carbono, gas procedente de combustiones deficientes y tóxicos incluso en muy bajas concentraciones. Esto ha desembocado en la elaboración de normativas de detección de monóxido de carbono en ambientes domésticos, de previsible obligatoriedad en un futuro próximo, así como en una creciente demanda de sensores de gas. De todo lo expuesto nace el objetivo de este trabajo, que comprende el diseño y fabricación de un microsensor para detección de monóxido de carbono en ámbitos domésticos, previo estudio del material a utilizar como película sensible, en este caso el óxido de estaño. Por consiguiente, la realización del trabajo ha consistido en una primera etapa de estudio exhaustivo de las prestaciones del óxido de estaño como material sensor, para determinar su proceso y parámetros de fabricación haciendo uso de microtecnologías. Los valores de respuesta obtenidos mediante los dispositivos fabricados son superiores a los valores reseñados por otros autores que también apuestan por las técnicas de película delgada. Uno de los mayores problemas que presentan los dispositivos sensores de gas en general de su falta de selectividad ante posibles gases interferentes que puedan estar presentes en la atmósfera en la que se utilizan. En este trabajo se propone el uso de un filtro integrado que consigue la eliminación en gran medida de la señal procedente del etanol, uno de los interfaces más importantes en el ámbito doméstico. En una segunda etapa del trabajo se ha abordado el diseño del microdispositivo sensor de gas, que incorpora, además de la película, la fabricación de un calefactor integrado que es necesario optimizar. Además de las técnicas de procesado de película delgada, son necesarias técnicas de propias del desarrollo de microsistemas, tales como el micromecanizado del silicio o el pegado anódico de silicio contra pyrex, para la consecución de un dispositivo acabado y susceptible de ser encapsulado para su uso final. El trabajo se ha concluido con el sentido de las prestaciones del dispositivo fabricado en cuanto a consumo de potencia y estabilidad temporal. Cabe subrayar la doble vertiente de este trabajo. En primer lugar se debe señalar su aplicación en el sector gasodoméstico a través del proyecto llevado a cabo conjuntamente con la empresa Sociedad de Gas de Euskadi y avalada por las comunicaciones a los congresos del sector IGU 99 e IGRC 2001, así como por las patentes que la empresa ha realizado en relación con la fabricación del prototipo. En segundo lugar, hay que reseñar el interés científico reflejado en las publicaciones en revistas de ámbito internacional (Sensors & Actuators e IEEE Senors Journal), así como por varias comunicaciones a congresos de alcance tanto nacional (VI Reunión Nacional de Materiales, CDE 99 y CDE 2001) como internacional (Sensor 99 y Eurosensors XVI).

Autor: MARTIN VAZQUEZ MANUEL JESUS.
Año: 2000.
Universidad: MALAGA.
Centro de lectura: INFORMATICA.
Centro de realización: ETS DE INGENIEROS EN INFORMATICA.

Resumen: Se presenta una prótesis auditiva digital destinada a la mejora de la integibilidad de la voz humana en pacientes con perdidas auditivas neurosensoriales con recruitment positivo, con optimización de consumo y tamaño e implementada en D.S.P. Se emplea un algoritmo propuesto permite una reducción del coste computacional lo que redunda en una disminución de la frecuencia de funcionamiento y por tanto, del consumo. Se demuestra que el algoritmo propuesto permite una reducción de coste computacional, lo que redunda en una disminución de la frecuencia de funcionamiento y, por tanto, del consumo. Se propone igualmente una arquitectura general de circuito VLSI para ser implementada en otros soportes.

Autor: ROSA UTRERA JOSÉ MANUEL DE LA.
Año: 2000.
Universidad: SEVILLA.
Centro de lectura: INFORMÁTICA.
Centro de realización: FACULTAD DE FÍSICA.

Resumen: Esta Tesis representa una contribución al diseño de moduladores EA, especialmente los del tipo paso de banda, realizados en tecnologías CMOS digitales utilizando la técnica de corrientes en conmutación SI. Además de su completa compatibilidad con los procesos tecnológicos estándar, la técnica SI es más apropiada para bajas tensiones de polarización que otras técnicas de circuito (como por ejemplo SC). Estas ventajas se van acrecentando con el continuo escalado tecnológico, lo que favorece la utilización de la técnica SI en las entrefases A/D de los modernos sistemas de señal mixta realizados en tecnologías CMOS digitales. Sin embargo, dichas ventajas potenciales no se han visto reflejadas en las prestaciones reales obtenidas conlos prototipos integrados de modulares EA paso de baja que se han reportado hasta la fecha. Una de las razones fundamentales de este fracaso a la hora de llevar los circuitos. SI al silicio es que, contrariametne a lo que ocurre con los circuitos SC, se ha hecho muy poco en el campo del análisis y modelado preciso de los mecanismos de error SI. Ello dificulta el desarrollo de estrategias de síntesis que permitan elegir valores adeucados de los parámetros de diseño. En este escenario, los trabajos recogidos en esta Tesis pretenden solventar los problemas mencionados mediante un análisis sitemático de los mecanismos de error en cirucitos SI, así como de su influencia en el funcionamiento de los moduladores EA paso de banda. Por un lado, dicho análisis proporciona expresiones simplificadas que relacionan los mecanismos de error con los parámetros de diseño eléctricos. Por otro lado, el estudio detallado de las no idealidades ha hecho posible la obtención de modelos de comportamiento que han servido como base para desarrollar una herramienta que permite realizar simualciones en el dominio temporal de forma rápida y precisa. La fectividad de los estudios presentados se han demostrado experiemtalmente mediante la realización de protipos integrados en una tecnología CMOS digital de 0,8um. Estos prototipos, que usan arquitecturas de segundo y de cuarto orden, se han diseñado para cumplir las espcificaciones del "front-end" de un receptor de radiodigital AM. Los resutlados ofrecidos por estos moduladores son competitivos con el estado-del-arte de los moduladores SC, aún cuando éstos últimos se implementan contencologías analógicas, demostrando así que la técnica SI es una alternativa viable para la realización de convertidores A/D EA paso de banda empleando tecnologías CMOS digitales.

Autor: LOPEZ VILARIÑO DAVID.
Año: 2000.
Universidad: SANTIAGO DE COMPOSTELA.
Centro de lectura: FISICA.
Centro de realización: FACULTAD DE FISICA.

Resumen: En la Tesis se propone una nueva técnica de segmentación en base a modelos deformables que conjuga características propias de los modelos implícitos con características de los modelos paramétricos, tanto en el proceso de evolución como en el guiado de los contornos activos: Al igual que los modelos implicitos y en particular los geodésicos,la evolución de los contornos es guiada mediante información procesada localmente hacia curvas de longitud mínima en una métrica definida en función de las características de interés. Sin embargo, al igual que ocurre en los modelos paramétricos dicha evolución es procesada de un modo explicito; es decir, las fuerzas son ejercidas directamente sobre los contornos lo que permite un mayor control sobre las propiedades topológicas de estos. La información para guiar a los contornos se deriva de información externa, extraida de la imagen bajo tratamiento, que dirige a los contornos hacia las caracteristicas notables de la escena, así como de información interna dependiente de la curvatura local de los propios contornos y que controla la suavidad en la forma de los contornos. Todas las etapas del algoritmo operan en base a información local, lo que permite su proyección sobre arquitecturas de redes no lineales celulares, cuyas dimensiones coinciden con las de la imagen ajo procesamiento. En la memoria se presentan soluciones para la proyección del algoritmo sobre la CNNUM, lo que permite explotar sus caracteristicas de procesamiento masivamente paralelo y de este modo comprobar la eficiencia del algoritmo diseñado. Por otra parte se propone una arquitectura de proposito especifico basada en redes neuronales celulares discretizadas en el tiempo lo que confiere tanto un mayor nivel de integración como mayores velocidades de procesamiento. Como primer paso hacia ese realización como circuito integrado se ha llevado a cabo una descripción en VHDL de la arquitectura mostrándose la validez del diseño tras una correcta temporización de las señales de control.

Autor: LOPEZ GARCIA JAVIER.
Año: 2000.
Universidad: MALAGA.
Centro de lectura: INFORMATICA.
Centro de realización: ESCUELA TECNICA SUPERIOR DE ING. INFORMATICA.

Resumen: El mayor inconveniente con el que nos encontramos para mejorar la velocidad de ejecucion en unidades aritmeticas es la presencia de las cadenas de acarreo. Al implementar este tipo de circuitos mediante puertas umbral el número de conexiones y pesos son funciones exponenciales del numero de bits, es decir, la suma de operandos binarios con Logica Umbral traslada la dependencia exponencial del numero de puertas que presentan los circuitos realizados con Lógica Clásica a una dependencia exponencial en los pesos de las puertas umbral. Pero a pesar de ello, la dependencia exponencial del numero de puertas clasicas se mantiene para cualquier valor del Fan-in de las mismas por lo que en aquellos diseños donde existan un gran numero de variables de entrada, la implementación mediante Logica Umbral será mas ventajosa de utilizar que la realizada con logica convencional. La utilización de puertas umbral hace posible la implementación de funciones aritmeticas en profundidad constante, con un numero de puertas limitado por un polinomio del numero de entradas. En esta Tesis hemos investigado la implementacion de circuitos umbral en baja profundidad y con un numero de puertas reducido. Además se han comparado varios tipos de sumadores multioperando de 32x32 y 64x64 bits realizados en Logica Umbral con sus correspondientes versiones realizadas en Logica Clasica, demostrando que la versión Umbral obtiene una reduccion de niveles entre 6 y 8 veces superior con un numero de puertas 8 veces menor. Se ha aportado un nuevo diseño electronico de puerta umbral denominada: Puerta Umbral Capacitiva Balanceada (BCTL) que permite implementar funciones umbral que requieran pesos elevados y una alta velocidad de ejecucion. Además se han realizado una serie de aportaciones teoricas enunciando, entre otros, un nuevo teorema denominado de Reducción del Segundo Nivel que reduce los pesos exponenciales para estructuras de circuitos basadas en las sumas telescópicas de Minnick. Mejorando con ello el metodo de suma multi-operando denominado Block Save Addition. Dicho teorema ha sido tambien aplicado a circuitos aritmeticos tales como: contadores,sumadores de dos operandos, sumadores multi-operando y multiplicadores, demostrando que la utilización de la Logica Umbral es una posibilidad factible a la hora de implementar este tipo de estructuras basicas.

Autor: URANGA DEL MONTE M. ARANZAZU.
Año: 2000.
Universidad: AUTONOMA DE BARCELONA.
Centro de lectura: ESCUELA SUPERIOR DE INGENIERIA.

Resumen: La continencia y la micción dependen de una serie de nervios perifericos que se encuentran situados en la zona sacra de la columna vertebral y regulan la actividad del musculo detrusor (musculo de la vejiga) y del esfinter. La lesion en la medula altera en mayor o menor grado el control de los musculos y nervios cuyo origen este por debajo de la zona lesionada. La estimulacion electrica funcional (FES) permite, mediante la aplicación de estimulos electricos, devolver la funcionalidad a dichos organos. El objetivo de esta tesis doctoral es el estudio y la realizacion de un microsistema de estimulacion electrica implantable reconfigurable que permita, mediante estimulacion de las raices sacras en los lesionados medulares, el control de las funciones basicas (miccion, defecacion y ereccion). A su vez, se ha implementado un sistema que nos permite verificar el estado de electrodo, una vez que se ha implantado, asi como su posible evolucion. A diferencia de los estimadores existentes, el estimulador implementando nos permite un control exhaustivo de la estimulacion asió como la posibilidad de generar una gran variedad de señales. De esta forma, gracias a su versatibilidad, nos permitirá, mediante el cambio de patrones de estimulacion, un estudio de la estimulacion electrica. A su vez, a lo largo de esta tesis se ha realizado un estudio mediante simulación de la estimulación electrica funcional. Se han visto las distintas prestaciones de diversas configuraciones de electrodos y se ha estudiado en particular la posible estimulacion selectiva de las fibras nerviosas, en funcion de su diametro. Mediante el empleo del metodo del bloqueo anódico se han generado nuevas señales de estimulacion que permiten obtener un ahorro en la carga inyectada durante el estimulo.

Autor: CHAPINAL GÓMEZ GENIS.
Año: 2000.
Universidad: BARCELONA.
Centro de lectura: FISICA.
Centro de realización: FACULTAT DE FÍSICA.

Resumen: En esta tesis se ha diseñado y testeado un prototipo de cámara CMOS con una arquitectura de pixel que permite la captura de imágenes síncrona para todos los pixeles, así como almacenar el valor de la lectura mediante una memoria analógica incorporada en el mismo pixel. La captura síncrona de la imagen permite subsanar un problema típico en sensores CMOS, ya que debido a su arquitectura se suele capturar síncronamente solo los pixels de una misma fila, cosa que comporta problemas a la hora de implementar algunos algoritmos de procesado de imagen. Al incorporar una memoria analógica, permite eliminar en ciertos casos la utilización de una RAM externa, e incluso en algunos casos de un conversor AD, permitiendo la disminución del tamaño total del sistema. Con las conclusiones extraídas de la realización de un primer prototipo (24 x 24 pixels) se ha diseñado y testeado una nueva cámara (128 x 128 pixels) que presenta mejoras sobre todo en cuanto a resolución, disminución del tamaño del pixel e integración a nivel de sistema. Respecto al último apartado se ha incorporado dentro del chip la electrónica de control que permite convertir el integrado en un sistema totalmente autónomo. Finalmente se han implementado dos aplicaciones que aprovechan las especiales características de los dos sensores anteriormente presentados. La primera se trata de una aplicación estándar, una cámara con salida en formato PAL. Las características de la cámara, especialmente lectura no destructiva y lectura aleatoria, simplifican en gran medida su diseño. Una segunda aplicación consiste en un sistema de visión de bajo coste para robosts móviles. Debido a la capacidad de nuestro sensor de actuar como una memoria RAM, obtenemos un sistema simple, compacto y totalmente funcional.

Autor: SABADELL MELADO JUSTO.
Año: 2000.
Universidad: ZARAGOZA.
Centro de lectura: CIENCIAS.
Centro de realización: FACULTAD DE CIENCIAS.

Resumen: En la tesis se realiza una breve revisión del estado actual del diseño analógico, las técnicas y bloques activos utilizados, los retos tecnológicos existentes y las principales áreas de aplicación. Se presenta una aproximación detallada al procesamiento en modo de corriente, realizando un esfuerzo en delimitar su definición y resaltar sus ventajas. También, se describen transformaciones específicas para la síntesis de filtros y sistemas en modo de corriente partiendo de topologías en modo de tensión. Respecto a dispositivos, se realiza un estudio exhaustivo del convector de corriente de segunda generación, incluyendo el de propuestas realizadas en tecnologías CMOS estándar y, específicamente, se implementa una topología en 2.4 um, así como algunas aplicaciones. Como alternativa, se presentan un transconductor para su uso como bloque básico en la realización de integradores para la operación en alta frecuencia. Se diseñan e implementan topologías en clase A y en clase AB, cuyas prestaciones son mejoradas gracias al uso de cargas activas que proporcionan conductivas negativas. La integración de dichas estructuras se realiza en dos tecnologías CMOS estándar (de 2.4 um y de 0.8 um) y en tecnología SOI. En todos los temas tratados, se plantea una discusión crítica de los resultados obtenidos y se proponen mejoras en las estructuras presentadas.

Autor: MORA JIMÉNEZ JOSE LUIS.
Año: 2000.
Universidad: SEVILLA.
Centro de lectura: ESCUELA SUPERIOR DE INGENIEROS.
Centro de realización: ESCUELA SUPERIOR DE INGENIEROS.

Resumen: La presente tesis tiene como objetivo la investigación en la implementación electrónica de controladores de velocidad para motores de inducción sin sesnor de velocidad ("sensoriales"). Presenta las siguientes aportaciones: * Estudio y análisis bibliográfico de los controladores de motores de inducción sin sensores. * Análisis comparativo simulado y experimental de estimadores de velocidad para motores de inducción. * Análisis del comportamiento de la estiminación de velocidad frente a diversos parámetros y variables. * Desarrollo de dos ámbitos integrados de aplicación específica (ASIC). Uno de ellos implementa el control vectorial basado en lógica borrosa para motores de inducción. El otro implementa el algoritmo de estimación de velocidad.

Autor: ROMERO SANCHEZ JORGE .
Año: 1999.
Universidad: MALAGA.
Centro de lectura: INGENIEROS INDUSTRIALES.
Centro de realización: ESCUELA SUPERIOR DE INGENIEROS INDUSTRIALES.

Resumen: Se presenta el diseño de un criptosistema codec digital par ala comunicación de voz a baja tasa haciendo uso de técnicas idependientes de la tecnologia (IT), bajo el nombre de codecrypt (C). Se abordan tres lineas centrales: la codificación de la voz humana, su cifrado y el diseño de sitemas mediante técnicas I.T. Tomando como soporte final el de un circuito integrado de aplicación específica. Las aportaciones más importantes de la tesis son: 1- El desarrollo de una nueva herramienta de modelado y simulación de alto nivel basada en redes de Petri. 2- La formalizaciónsistemática de la metodología del diseño desde el nivel conceptual hasta la sintesis tecnologica final. 3- El desarrollo de un nuevo método para la elección del parámetro voz/no voz basado en la teoría de la decisión bayesiana incluyendo criterios subjetivos y principios perceptivos. 4- El desarrollo de un modelo linalizado para el generador de ruido pseudoaleatorio basado en el LSFR. 5- El desarrollo de una métrica I.T. Para la estimación de la potencia consumida. 6- La descripcióncompleta VHDL del circuito integrado codecypt (C). 7- Su sintesis en tecnologia alcatel-microelectronics de 0,7 micrometros. El Criptosistema se encuentra patentado con REF: P9800213 (Patente Española)

Autor: GADEA GIRONÉS RAFAEL.
Año: 1999.
Universidad: POLITECNICA DE VALENCIA.
Centro de lectura: INGENIEROS DE TELECOMUNICACIÓN.
Centro de realización: E.T.S.I. DE TELECOMUNICACIÓN .

Resumen: Esta tesis está encuadrada en aquellos estudios que han conducido a una implementación hardware digital de un tipo de red neuronal: el perceptrón multicapa, entrenado mediante el algoritmo de backprpagation. Se ha realizado una aportación a las versiones hardware del algoritmo de backpropagation, en una versión que aprota dos grados de paralelismo, uno conseguido mediante la utilización de una arquitectura sistólica y otro conseguido mediante la realización simultánea de las fases ascendente y descendente del algotimo, técnica que es absolutamente neuva para la versión on-line del algorimo de backpropagation. La red ha sido modelizada totalmente mediante un modelo VHDL independiente de la tecnología y totalmente aprametrizable según los siguientes aspectos; número de entradas, número de neuronas de la primera capa ocultan, número de neuronas de la segunda capa ocultan número de saldias, tipo de versión del algoritmo, tipo de función de activación on lineal empleada, resolución utilizada para los pesos y activaciones, etc. Dicha arquitectura, tras ser descrita, es evaluada en diferentes aspectos como son la velocidad de convergencia y las propidades de generalización (aplicando las técnica de leave-one-out) variando diferentes aspectos como: factor de aprendizaje, factor de momentum, nº de neuronas de la capa oculta, representación binaria o bipolar, aprendizaje on-line o on-batch; todo ello mediante simulación en VHDL. Todo esto era necesario para las subsiguientes comparaciones que se realizarían y para juzgar de por si la bondad o no de este tipo de arquitectura (coste y eficiencia de esta arquitectura, que son párametros típicos de caracterización de las arquitecturas sitólicas). También se analiza la velocidad de procesamiento de este tipo de neuronal (las conexiones calculadas por segundo y los pesos sinápticos actualizados por segundo). El resultado de todos estos análisis es el de haber conseguido una versión que funciona casi 3,5 veces más rápida que implementaciones clásicas del mismo algoritmo y con unos throughputs mucho mejores sin mermar de ninguna forma las prestaciones a nivel de velocidad de convergencia y generalización de la red fruto del entrenamiento. Dicho modelo ha sido posteriormente implementado sobre diferentes soportes tecnológicos encuadrados dentro de los dispositivos FPGA; de esta forma podemos evaluar el impacto hardwaee de la aportación realizada por esta tesis. Dicha implementación ha debido salvar diferentes problemas en la implementación de las inapsis y en la implementación de las neuronas. En el caso de las sinapsis el problema fundamental es el del almacenamiento de los pesos y en el caso de las neuronas la alternativa a utilizar en la implementación de la sigmoi de y su derivada. Las conclusiones de esta fase del trabajo es la de constatar el mayor número de recursos necesarios para implementar la aportación conseguida sin disminuir las frecuencias de trabajo. Como resultado final, se ha podido implementar un PMC completo, con entrenamiento mediante la versión del algoritmo aportada, y en un solo dispositivo FPGA de la familia Virtex, lo cual también es un hito a destacar dentro del mundo de los dispotivos programables.

Autor: MARTÍNEZ PEIRÓ MARCOS ANTONIO.
Año: 1999.
Universidad: POLITECNICA DE VALENCIA.
Centro de lectura: INGENIEROS DE TELECOMUNICACIÓN.
Centro de realización: POLITÉCNICA DE VALENCIA.

Resumen: La Tesis analiza inicialmente la complejidad en la implementación de filtros FIR. Para reducir dicha complejidad se realiza una investigación basada en Técnicas de Enmascarado de Frecuencias, que permiten reducir el orden del filtro desde un punto de vista de señal. Con posterioridad se evalúan los diversos algoritmos de reducción numérica para la implementación de filtros sin multiplicadores. Se realiza una selección de los mejores en función del número de oepradores y de la estructura final del filtro que cada algoritmo ofrece. Tras la selección del mejor algoritmo, se proponen dos nuevos algoritmos, denominados Hartley - M y SCSE que aportan ventajas respectos a los previamente investigados en cuanto al factor de merito área - frecuencia y estructura final. Se utiliza el nuevo algoritmo SCSE sobre un banco de pruebas de 100 filtros, obteniendo concluiones en cuanto a número de operadores, número de subexpresiones compartidas y profunidad de lógica obtenida. Finalmente, se expone la metodología de síntesis lógica a desarrollar mediante lenguaje HDL. También se compara la implementación de los filtros obrenidos con el algoritmo SCSE propuesto sobre tecnología FPGA con los filtros automatizados obtenidos con las herramientas de los principales fabricantes (Xilinx, ALTERA). Los resultados muestran la bondad de los filtros SCSE tanto en área como en frecuencia de operación.

Autor: COBO GARCIA ADOLFO.
Año: 1998.
Universidad: CANTABRIA.
Centro de lectura: INGENIEROS INDUSTRIALES.

Resumen: La Tesis Doctoral recoge diferentes contribuciones realizadas en torno a los sensores de vibración basados en tallos de fibra óptica: estudio del comportamiento mecánico, un nuevo modelo de acoplo entre fibras, nuevas arquitecturas de transductores, y estudios sobre la demodulación diferencial. Todas ellas han sido recogidas en una nueva herramienta de simulación y optimización, y validadas mediante la construcción de sistemas sensores completos.

Autor: MORENO LUCAS LUIS.
Año: 1998.
Universidad: EXTREMADURA.
Centro de lectura: INGENIEROS INDUSTRIALES .

Resumen: Se investiga la influencia de los parámetros más significativos de transistóres bipolares, en el comportamiento de estructuras anlógicas complejas, llegando a conclusiones que permiten introducir modificaciones de topologia que mejoran dicho comportamiento.