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CIRCUITOS INTEGRADOS



59 tesis en 3 páginas: 1 | 2 | 3
  • CONTRIBUCION AL DISEÑO PARA BAJO CONSUMO SOBRE FPGAS .
    Autor: MENGIBAR POZO LUIS.
    Año: 2003.
    Universidad: CARLOS III DE MADRID.
    Centro de lectura: ESCUELA POLITECNICA SUPERIOR.
    Centro de realización: UNIVERSIDAD CARLOS III DE MADRID.
    Resumen: Esta tesis aborda el problema de la reducción del consumo de los circuitos implementados sobre FPGA. A diferencia de otros trabajos, centrados en una única tecnología, los estudios han sido realizados sobre distintas tecnologías de los principales fabricantes. Se presenta un estudio de caracterización de las FPGAs respecto del consumo que ha permitido determinar la importancia que tiene el reloj en el consumo de estos dispositivos. En este estudio se propone un método de medida original que permite obtener información precisa del consumo en cada ciclo de reloj.Se proponen entornos de trabajo para realizar diseños de bajo consumo, así como una serie de metodologías, cuyo objetivo es estimar el consumo y facilitar su reducción de manera eficiente. En cuanto a las técnicas, se ha analizado la utilización de "gated clocks" y el empleo de componentes asíncronos, evaluando las ventajas e inconvenientes que presenta su uso teniendo en cuenta las limitaciones arquitecturales de las FPGAs. También se ha analizado la codificación de máquinas de estados, obteniendo disminuciones de hasta el 60% en la potencia dinámica disipada respecto a las codificaciones propuestas en estudios recientes. Todas las técnicas y métodos propuestos han sido demostrados mediante su aplicación a diseños industriales reales.
  • CONVERTIDORES ANALOGICO/DIGITALES SIGMA/DELTA DE ALTAS PRESTACIONES EN TECNOLOGIAS CMOS SUBMICROMETRICAS .
    Autor: RIO FERNANDEZ ROCIO DEL.
    Año: 2003.
    Universidad: SEVILLA.
    Centro de lectura: FACULTAD DE FARMACIA.
    Centro de realización: FACULTAD DE FISICA, INSTITUTO DE MICROELECTRONICA DE SEVILLA.
    Resumen: El trabajo desarrollado en esta Tesis pretende demostrar la viabilidad de implementar de forma robusta convertidores sigma-delta de alta velocidad y alta resolución utilizando tecnologías CMOS profundamente submicrométricas orientadas al desarrollo de sistemas-on-chip. Ello conlleva una adecuada selección de arquitecturas, técnicas y bloques de circuito que permitan, no sólo la obtención de moduladores sigma-delta de altas prestaciones, sino también solventar los problemas asociados con la implementación práctica en tecnologías VLSI orientadas al diseño digital (baja tensión de alimentación, mala linealidad y apareamiento de dispositivos, etc.). Los resultados de esta Tesis se demuestran mediante dos prototipos para aplicaciones de banda ancha por cable (ADSL y ADSL+) integrados en tecnologías CMOS de 0.35um (3.3V) y de 0.25um (2.5V). Ambos moduladores utilizan topologías en cascada con cuantización multi-bit y bajo sobremuestreo. Ninguno de los dos prototipos emplea técnicas de calibración, transistores no estándar o tensiones on-chip mayores que la alimentación nominal y sus prestaciones resultan competitivas respecto al actual estado del arte.
  • CODISSENY HARDWARE/SOFTWARE DE MICROSISTEMES PER L'AUTOMOCIÓ .
    Autor: MERINO PANADÉS JOSE LUIS.
    Año: 2003.
    Universidad: BARCELONA.
    Centro de lectura: FISICA.
    Centro de realización: FACULTAD DE FISICA.
    Resumen: El principal objetivo de la tesis es integrar en un microsistema un módulo electrónico de control de las funcionalidades incluidas en una puerta de automovil. Las motivaciones que nos llevan a utilizar una tecnología de integración basada en microsistemas son la reducción de costes y dimensiones y el aumento de la fiabilidad. La utilización de un sustrato de aluminio ha permitido la integración en un mismo microsistema de potencia, sensores y electrónica de control. Una de las aportaciones de la tesis ha sido el desarrollo de un algoritmo para la detección de atrapamientos por parte de una ventana accionada por un motor DC. El aspecto más innovador del algoritmo es la utilización de un único sensor de intensidad para la detección del par de fuerza y de la velocidad del motor. Esto permite aumentar la sensibilidad del sistema y reducir los costes de la unidad de procesamiento del algoritmo. Por otra parte, el desarrollo de nuevas metodologías de diseño ha permitido reducir el tiempo de diseño, así como el coste de implementación final del sistema. Eso se ha conseguido introduciendo técnicas utilizadas en el codiseño HW/SW.
  • ALGORITMOS DE CODIFICACIÓN BINARIA DE SIMBOLOS PARA LA SINTESIS LÓGICA DE CIRCUITOS INTEGRADOS DIGITALES.
    Autor: MARTÍNEZ PÉREZ MANUEL.
    Año: 2003.
    Universidad: SEVILLA.
    Centro de lectura: FISICA .
    Centro de realización: IMSE (INSTITUTO DE MICROELECTRÓNICA DE SEVILLA).
    Resumen: En esta tesis se aborda la solución eficiente, desde el punto de vista computacional, de diversos problemas de codificación de símbolos que tienen lugar durante al etapa de síntesis lógica. En especial, se ha profundizado en el desarrollo de procedimientos heuristicos para las tareas de codificación que tienen conexión con el problema de confinamiento cúbico de grupos. En el trabajose proponen dos nuevas algoritmos para el problema de calificación de entradas orientado a la optimización del área: COPAS y PICOLA, un algoritmo para el asignamiento de Estados orientado a la optimización del área: PICOLA-D, y un algoritmo para la codificación de estados orientado a la optimización del consumo: PICOLA-LOW
  • DESIGN OF A MIXED-SIGNAL CMOS INTEGRATED CIRCUIT FOR PÍXEL-LEVEL SNAKES .
    Autor: BREA SÁNCHEZ VICTOR MANUEL.
    Año: 2002.
    Universidad: SANTIAGO DE COMPOSTELA.
    Centro de lectura: FÍSICA.
    Centro de realización: FACULTAD DE FÍSICA.
    Resumen: El objetivo de un sistema de visión es entender los aspectos del entorno que le rodea a través de la información proporcionada por sensores visuales. Las principales etapas de dicho sistema se suelen clasificar en tareas de bajo y alto nivel. Las primeras no sólo son importantes debido a la influencia de sus resultados en la interpretación posterior, sino que, debido a la cantidad ingente de datos que procesan, son clave para obtener una alta velocidad de respuesta del sistema en conjunto. Aunque a veces situada a medio camino entre una etapa de bajo y alto nivel, la segmentación de imágenes es una tarea con un elevado coste computacional asociado. Entre los distintos métodos de segmentación, los llamados contornos activos se han aplicado con éxito en la detección y seguimiento de objetos en análisis de imágenes correspondientes a diferentes dominios (imágenes biomédicas, vídeo segmentación, etc.). La implementación de esta técnica de segmentación basada en modelos en un circuito integrado ofrece una solución a las aplicaciones que requieran una alta velocidad de respuesta, especialmente cuando en el circuito se incluyen las etapas de adquisión y preprocesamiento. Dicho circuito integrado formaría parte de un sistema de visión para tareas tales como vídeo vigilancia, navegación de robots, etc. Los contornos activos son un caso particular de los llamados modelos deformables multidimensionales, en los cuales una curva elástica en una imagen evoluciona hacia algunas de sus características después de minimizar una función de energía que involucra fuerzas externas e internas. Los Píxel-Level snakes (PLS) diseñados en nuestro grupo de investigación, implementan una técnica basada en contornos activos que soluciona problemas típicos asociados a los contornos activos como pueden ser su computacionalmente costosa formulación matemática y su dificultad para realizar transformaciones topológicas. Es más, la discretización a nivel de píxel de la curva hace que nuestra solución sea muy adecuada para su implementación en una arquitectura paralela de tipo simple-instrucción-múltiple-dato consistente en una sección de control que se comunica con un array de elementos de procesamiento donde existe una correspondencia píxel-elemento-de-procesamiento. Las Redes Neuronales Celulares (RNC) bidimensionales constituyen una atractiva arquitectura sobre la que implementar el algoritmo PLS. Se pueden definir un array de procesadores no lineales localmente interconectados (celdas) que operan en el dominio analógico dando lugar a lo que ha dado en llamarse las Redes Neuronales Celulares Continuas en el Tiempo (RNC-DT). Las RNC-DT presentan importantes ventajas como su inherente robustez y el fácil control de la estructura independientemente del dominio matemático del procesado de señal, que es impuesto por el diseñador de acuerdo con las estimaciones de comportamiento del circuito. La conectividad local proporciona a las CNN su mayor ventaja: una factible implementación en forma de chips con capacidad de imágenes de tamaño real. Más aún, el uso de memorias distribuidas analógicas y digitales junto con la incorporación de arrays de sensores integrados y lógica de control reduce el número de operaciones de entrada-salida, dando lugar al concepto de la llamada Máquina Universal de RNC. Esta aproximación resulta muy adecuada para los chips de visión. Sin embargo, será la aplicación particular y, más específicamente, sus requerimientos de precisión lo que determine qué aproximación es más adecuada para la celda: digital o analógica. Si los requerimientos de precisión son mayores de 7-8 bits, la implementación digital sobrepasará a la analógica. Mayores requerimientos de precisión implicarán un mayor consumo de área en una implementación analógica, disminuyendo el número de píxels por chip. Esta Tesis trata en profundidad el diseño e implementación del primer circuito integrado para el algoritmo PLS sobre una RNC-DT de tamaño 9x9 píxeles. Los datos obtenidos de las simulaciones HSPICE demuestran la viabilidad de esta aproximación, y la futura implementación una matriz de mayor tamaño de cara a la obtención de un chip visual para aplicaciones de tiempo real como monitorización de tráfico.
  • METODOS DE ADICION Y ELIMINACION DE REDUNDANCIAS PARA LA OPTIMIZACION LOGICA DE CIRCUITOS SECUENCIALES SINCRONOS .
    Autor: SAN MILLAN HEREDIA ENRIQUE.
    Año: 2002.
    Universidad: CARLOS III DE MADRID.
    Centro de lectura: ESCUELA POLITECNICA SUPERIOR.
    Centro de realización: UNIVERSIDAD CARLOS III DE MADRID.
    Resumen: Se estudia el problema de la optimización lógica de circuitos secuenciales síncronos. Las principales aproximaciones actuales a este problema son los métodos de Retemporización y Resíntesis y los métodos de Adición y Eliminación de Redundancias Secuenciales. Ambos presentan limitaciones tanto en eficiencia como en los resultados de optimización que aportan, siendo por tanto limitada su aplicabilidad dentro de un entorno industrial. Se presenta y se formaliza un nuevo algoritmo de Adición y Eliminación que incorpora cálculo simbólico, transformaciones más generales y que necesita un esfuerzo computacional muy reducido. Los resultados experimentales que se realizan sobre un conjunto de circuitos de prueba muestran que el nuevo algoritmo permite obtener mejores resultados de optimización que los otros métodos de optimización con los que se ha comparado. Lo más destacable del nuevo método es que se trata de un algoritmo potente y muy eficiente, por lo que es un método apropiado para ser utilizado en una aplicación industrial.
  • MEJORA DE LA CALIDAD EN IMAGEN ESTÁTICA Y VIDEO BASADA EN SUPER-RESOLUCIÓN CON PRESTACIONES DE TIEMPO REAL Y BAJO COSTE MEDIANTE CODIFICACIÓN HÍBRIDA .
    Autor: MARRERO CALLICÓ GUSTAVO IVÁN .
    Año: 2002.
    Universidad: LAS PALMAS DE GRAN CANARIA.
    Centro de lectura: INGENIEROS DE TELECOMUNICACIÓN.
    Centro de realización: ESCUELA TÉCNICA SUPERIOR DE INGENIEROS DE TELECOMUNICACIÓN .
    Resumen: En el presente mundo de las telecomunicaciones es patente la importancia que están cobrando la transmisión, el procesamiento y el almacenamiento de datos multimedia. Dentro de esta línea, esta Tesis Doctoral se ha centrado en la mejora de la calidad de imágenes, aprovechando la información contenida en otras imágenes relacionadas entre si, como puede ser el caso de una secuencia de vídeo o la toma sucesiva de varias fotografías. De esta forma se consigue un aumento significativo de la calidad de la imagen resultante por encima de la resolución del sensor con que dichas imágenes fueron muestreadas. El principio matemático que sustenta este tipo de algoritmos es una generalización del teorema de muestro de Nyquist. Esta generalización establece que es posible reconstruir una señal a partir de varias series de muestras en presencia de aliasing siempre y cuando se pueda asegurar que los periodos de muestreo sean diferentes para cada serie de muestras. En la literatura científica este tipo de técnicas son conocidas como técnicas de súper-resolución. Cuando se trata de secuencias de imágenes reales, no es posible asegurar que los desplazamientos existentes entre las imágenes de baja resolución ofrezcan un conjunto suficiente de muestras que permitan la perfecta reconstrucción de la imagen de alta resolución. Por este motivo se ha dotado al algoritmo final desarrollado con la posibilidad de realizar una interpolación de los datos ausentes cuando la falta de nuevos datos impida aumentar la calidad de la imagen resutlante. De esta forma el algoritmo desarrollado ve incrementada notablemente su robustez, estableciendo como límite inferior a la calidad obtenida la calidad de interpolación, que es por otra parte la calidad que ofrecen normalmente la mayoría de los sistemas usados para aumentar el tamaño de las imágenes. En este sentido se ha perseguido un algoritmo completo que ofrezca prestaciones de tiempo real y de bajo coste. Para ello, se ha realizado el diseño restringiéndonos a los recursos comúnmente ofrecidos por un codificador de vído híbrido, efectuando en algunos casos algunas modificaciones mínimas. De esta forma, no sólo se ha logrado el objetivo de bajo coste, sino que además se ha incorporado la posibilidad de comprimir al mismo tiempo la imagen de súper-resolución resulante. La implementación final ha supuesto un caso típico de codiseño, donde se han llevado a hardware aquellos procesos con un procesamiento intensivo de datos, y que por lo tanto comprometen de forma importante su funcionamiento en tiempo real, y se ha llevado a software todo lo correspondiente a la toma de decisiones y al control e intercambio de datos entre los coprocesadores hardware.
  • TÉCNICAS AVANZADAS PARA EL ANÁLISIS SIMBÓLICO APROXIMADO DE CIRCUITOS INTEGRADOS ANALÓGICOS .
    Autor: GUERRA VINUESA OSCAR.
    Año: 2001.
    Universidad: SEVILLA.
    Centro de lectura: ESCUELA SUPERIOR DE INGENIEROS.
    Centro de realización: FACULTAD DE FÍSICA.
    Resumen: Esta Tesis introduce técnicas novedosas para permitir el análisis simbólico de circuitos analógicos. Se hace un análisis exhaustivo de las técnicas y herramientas desarrolladas anteriormente y, en base a las conclusiones de ahí obtenidas. Se introducen nuevas metodologías que palian las anteriores limitaciones. En todos los casos, se muestran numerosas aplicaciones prácticas que permiten evaluar las capacidades de las técnicas desarrolladas. Este conjunto de nuevas metodologías (mecanismos de simplificación de expresiones simbólicas, análisis jerárquico, extracción simbólica de polos y ceros, etc.), se ha implementado en una herramienta de análisis simbólico, denominada SYMBA, con capacidad para analizar circuitos de gran tamaño.
  • INDUCTORES INTEGRADOS DE ALTO FACTOR DE CALIDAD EN UNA TECNOLOGÍA ESTÁNDAR 0,8 MICROM SIGE .
    Autor: AGUILERA PÉREZ JAIME.
    Año: 2001.
    Universidad: NAVARRA.
    Centro de lectura: ESCUELA SUPERIOR DE INGENIEROS.
    Centro de realización: ESCUELA SUPERIOR DE INGENIEROS.
    Resumen: El crecimiento que ha experimentado el uso de sistemas móviles de comunicación durante los últimos años ha propiciado, impulsado desde las empresas del sector, un gran esfuerzo investigador para encontrar nuevas soluciones que permitan una mayor integrabilidad y un menor coste de dichos equipos. Para conseguir estos objetivos se están realizando avances en el diseño de nuevas arquitecturas para transmisores/receptores, en la reducción del consumo de los distintos circuitos en la parte analógica de radiofrecuencia (RF), en la correcta caracterización del empaquetado y en la reducción de las conexiones externas en el chip. Merece la pena destacar que parte de estos problemas están relacionados con la baja calidad de los elementos pasivos integrados existentes en el mercado. En el presente trabajo de investigación se muestra la viabilidad del diseño de inductores integrados de alta calidad en la tecnología 0.8 microm Silicio-Germanio de Austriam Mikro Systeme AQ (AMS). El proceso seguido para realizar el estudio parte del análisis de los efectos físicos que aparecen en un inductor integrado en una tecnología basada en un sustrato poco resistivo. En segundo lugar se estudia analíticamente y mediante simuladores la influencia de la geometría que define un inductor en su funcionamiento. Para completar este estudio, y con el objetivo de implementar una biblioteca de inductores de alta calidad en la tecnología 0.8 microm SiGe de AMS para dicha fundidora, se ha fabricado y caracterizado entorno a unos 150 inductores. De esta forma se ha podido sistematizar el diseño de inductores de alta calidad en la tecnología 0.8 microm SiGe y se ha implementado una bibliotecta de inductores en el rango de frecuencias de 0.86 a 5.6 GHz en dicha tecnología para AMS. Los resultados son trasladables a otras tecnologías de bajo precio (BiCMOS, CMOS, SiGe, etc). Posteriormente se ha realizado un estudio de otros elementos pasivos como son los varactores, en la misma tecnología. Dichos varactores han sido diseñados para optimizar su comportamiento de cara a ser empleados a una aplicación circuital diseñada para verificar las prestaciones de los inductores fabricados anteriormente: un oscilador controlado por tensión basado en circuito tanque. Se ha diseñado el oscilador para satisfacer los requerimientos del estándar de telecomunicación Digital Enhanced Cordless Telecommunication (DECT) en cuanto al ruido de fase se refiere. El cumplimiento de dicho requerimiento pasa precisamente por el uso de elementos pasivos, en concreto inductores, de alta calidad. Con los resultados de este trabajo de investigación se demuestra la viabilidad del empleo de elementos pasivos integrados en tecnologías de bajo precio en aplicaciones circuitales de alta exigencia.
  • DESIGN, ASSEMBLY AND TESTING OF MICROSYSTEMS FOR DIELECTROPHORESIS-BASED BIOPARTICLE ELECTROHANDLING .
    Autor: FERNÁNDEZ MORALES FLABIO HUMBERTO.
    Año: 2000.
    Universidad: BARCELONA.
    Centro de lectura: FÍSICA.
    Resumen: El objetivo general del trabajo fue el de desarrollar un microsistema para electromanipulación de biopartículas basado en efectos dielectroforéticos. Desde el punto de vista físico éste trabajo se concentró en los fenómenos c-DEP y TWD, así como en los efectos EHD. Las tareas de modelado incluyen el cálculo de Fdep adecuado a señales cuadradas. Además se estudió el comportamiento térmico del uS y su dependencia con las condiciones de contorno. Finalmente se analiza la dependencia del flujo de fluido con la frecuencia, y su efecto en la dinámica de la partícula. Desde el punto de vista tecnológico se exploraron diversas alternativas para la fabricación de uS dedicados a la electromanupulación de biopartículas basada en DEP. Desde el punto de vista experimental las uestructuras se testearon con esferas de pliestireno, levaduras (S. Cerevisiae) y bacterias (E. Coli), verificándose la ocurrencia de c-DEP con los 3 tipos de partículas. También se comprobó la influencia del movimiento del fluido actuando en partículas sobre estructuras para TWD. Adicionalmente se observó la influencia de los efectos EHD sobre biopartículas en estructuras para c-DEP.
  • DISEÑO TEST DE MICROMEMBRANAS ACTUADAS ÓPTICAMENTE .
    Autor: DUARTE JULIO ENRIQUE.
    Año: 2000.
    Universidad: BARCELONA .
    Centro de lectura: FÍSICA.
    Centro de realización: FACULTAD DE FÍSICA, U. DE BARCELONA.
    Resumen: Se han simulado termo-mecánicamente, mediante el ANSYS, membranas bimetálicas y reumáticas. En una membrana de 10um, un grosor de 4um de A1 produce mayor deflesión que 1 um. Se han presentado tres diseños experimentales para la medida de pequeños desplazamientos en membranas (bimetálicas, neumáticas y termo-neumáticas) actuadas con potencia óptica. 1,- Se ha utilizado un interferómetro de Michelson para medir la deflexión de las membranas en función de la potencia óptica. La técnica permite resoluciones submicra y una medida de la respuesta dinámica de las membranas. Esta técnica permite ser automatizable. Desventajas: las superficies en estudio deben estar muy limpias, el banco óptico debe estar totalmente alejado de cualquier ruido o vibración mecáncia posible ya que es muy sensible a este tipo de interferencias, proporciona medidas indirectas (conteo de anillos). 2,- Uso del PSD, ventajas: es una medida directa, es automatizable, el uso de equipos electróncios periféricos permite la captura de datos en forma más rápida y confiable. La respuesta dinámica es inmediata. Desventajas del PSD están: se deben evitar vibraciones tanto mecánicas como eléctricas y se requiere de un espacio mayor que el utilizado con la técnica 1, presenta problemas de alineamiento del haz, al igual que con la técnica 1. Se ha observado que las membranas bimétalicas con 4um de aluminio se deflectan más que con 1 um. 3,- Interferometría por fibra óptica es una técnica para la medida de la distribución de desplazamientos en membranas neumáticas y bimetálicas actuadas compotencia óptica basante eficaz. Ventajas: utiliza una óptica integrada, realiza medidas estáticas y dinámicas, permite obtener resultados bastante fiables, es automatizable. La superficie de la muestra (membrana) a medir debe estar pulida pero no es un factor tan critico como el caso de la inteferometría de Michelson. En el interferómetro por fibra óptica la visibilidad de las franjas de interferencia en función de la distancia entre las membranas y bombilla, al igual que las distancia entre las membranas y la fibra son variables a tener en cuenta a la hora de obtener buenos resultados. Los planos fibra óptica y membrana deben estar totalmente paralelos. Otro elemento importante es el piezoeléctrico que permite calibrar los equipos con el fin de obtener la mayor tensión (medida en mV y registrada en el osciloscópico) para poder ganar amplitud en las franjas de inteferencia e iniciar la toma de datos. Desventajas: el banco óptico debe estar totalmente alejado de cualquier ruido o vibración mecánica y eléctrica dada su sensibildiad.
  • CIRCUITOS DE CAPACIDADES EN CONMUTACION CON MUESTREO INDIVIDUAL PERIODICO NO UNIFORME .
    Autor: AUSIN SANCHEZ JOSE LUIS.
    Año: 1999.
    Universidad: EXTREMADURA.
    Centro de lectura: INGENIEROS INDUSTRIALES.
    Resumen: Los circuitos de capacidades conmutadas desempeñan un papel importante en muchos sistemas de modo mixto, implementando una gran variedad de funciones, si bien la operación de filtrado constituye la aplicación más común. Los avances en las tecnologías CMOS obligan a disminuir el voltaje de operación de los circuitos integrados. A medida que las dimensiones de los dispositivos se reducen, los voltajes de alimentación necesitan ser escalados proporcionalmente, con el objetivo de garantizar la fiabilidad de los dispositivos y reducir el consumo. Por otra parte, desde el punto de vista de los circuitos analógicos, aspectos de diseño que hace una década no requerían una especial atención, hoy son de importancia primordial. Este trabajo se centra en circuitos de capacidades conmutadas programables y de altas prestaciones operando con reducidos voltajes de (1) introducción de una nueva técnica de programación compatible con el escalado de las tecnologías CMOS, la cual ofrece un amplio rango de sintonizado, (2) minimización del impacto negativo de la condición de programabilidad introduce en las prestaciones de los circuitos, y (3) desarrollo de arquitecturas de amplificadores operacionales CMOS railto-rail para voltajes de alimentación extremadamente reducidos. Con estas técnicas, es posible la implementación de circuitos de capacidades conmutadas rpogramables y de altas prestaciones, desarrolando el diseño de dichos circuitos desde el dominio digital. Como ilustración de la técnica propuesta, se presenta el diseño y caracterización de un filtro CMOS bicuadrático de capacidades conmutadas, el cual dependiendo del esquema de reloj aplicado puede actuar como un filtro completamente programable, filtro de respuesta fija, y/o alternativamente en tiempo compartido para realizar bancos de filtros (operación de tiempo compartido paralelo) o funciones de transferencia de orden superior (operación de tiempo compartido serie) A demás, para las arquitecturas de amplificadores CMOS rail-to-rail se ha diseñado y fabricado el corespondiente prototipo integrado.
  • DESARROLLO EN HARDWARE DIGITAL DE SISTEMAS DIFUSOS CON UNA ARQUITECTURA OPTIMIZADA .
    Autor: JIMENEZ FERNANDEZ CARLOS JESUS.
    Año: 1999.
    Universidad: SEVILLA.
    Centro de lectura: FISICA.
    Centro de realización: FACULTAD DE FISICA.
    Resumen: Esta Tesis se enmarca en los campos de la lógica difusa y el diseño de circuitos integrado. Su objetivo consiste en ofrecer soluciones microelectrónicas para el desarrollo de sistemas difusos. Estas soluciones parten de la propuesta de una arquitectura para la realización de sistemas difusos, especialmente optimizada para su implementación microelectrónica. Para esta arquitectura se permiten una serie de opciones de realización y se desarrollan, además mecanismos de automatización del proceso de diseño mediante técnicas digitales, en base a la realización de un particionado en bloques funcionales y a la descripción de cada uno de estos bloques mediante el lenguaje VHDL. De esta forma la construcción de un sistema difuso consiste en la elección de los bloques correspondientes, su parametrización y su interconexión. La validez de esta arquitectura y las facilidades de automatización del proceso de diseño han sido verificadas mediante la realización de numerosas pruebas de diseño, tanto en tecnologia ASIC como en tecnologia FPGA. Tambien se han diseñado y fabricado dos prototipos, para los cuales se presenta la metodología de diseño seguida, las pruebas de verificación que se les han realizado y los resultados de test de las muestras recibidas. Finalmente estos prototipos han sido utilizados en una aplicación experimental de contol difuso, consistente en el mantenimiento de una pelota suspendida en el interior de un tubo mediante el flujo de aire suministrado por un ventilador situado en la parte inferior del tubo.
  • UNA APORTACION AL DISEÑO DE CIRCUITOS INTEGRADOS CMOS AUTOTEMPORIZADOS .
    Autor: JIMENEZ NAVARRO RAUL.
    Año: 1999.
    Universidad: SEVILLA.
    Centro de lectura: FISICA.
    Centro de realización: FACULTAD FISICA.
    Resumen: La presente Tesis centra sus contenidos en el diseño, integración y testado de circuitos integrados CMOS autotemporizados. Se presentan alternativas novedosas que mejoran en prestaciones a las reportadas previamente. El trabajo se centra en una arquitectura bien referenciada, que divide a la celda en un bloque de interfaz y un bloque de computación, cuyo principal componente será una estructura diferencial. Siguiendo este esquema, en el trabajo podemos encontrar los siguientes estudios. En primer lugar, se ha realizado una revisión exhaustiva de las principales estructuras diferenciales encontradas en la literatura. De todas estas estructuras, la que muestra mejores prestaciones es la estructura SODS. En segundo lugar, se ha llevado a cabo un análisis del problema autotemporizado conocido como precarga temprana. De este análisis se ha obtenido un solución novedosa cuya consecuencia ha sido el desarrollo de dos nuevas estructuras diferenciales:SODS-débil y SODS-QF. Ambas estructuras han demostrado tener mejores prestaciones que otras ya reportadas. En tercer y último lugar, se ha aplicado la arquitectura autotemporizada al caso de los circuitos mixtos. Para lo cual se ha realizado un estudio del ruido de conmutación desde un punto de vista puramente digital. Los resultados obtenidos han mostrado que las arquitecturas presentadas producen menos ruido de conmutación que otras ya reportadas.
  • ESTRATEGIA DE VALIDACIÓN FUNCIONAL DE CIRCUITOS DIGITALES DESCRITOS EN VHDL SINTETIZABLE BASADA EN MODELOS DE ERROR .
    Autor: LOPEZ ONGIL CELIA.
    Año: 1999.
    Universidad: POLITECNICA DE MADRID.
    Centro de lectura: INGENIEROS INDUSTRIALES.
    Centro de realización: ESCUELA TECNICA SUPERIOR DE INGENIEROS INDUSTRIALES.
    Resumen: En esta tesis se plantea, como objetivo, obtener la máxima calidad en el banco de pruebas para circuitos digitales descritos mediante VHDL sintetizable, equivalente al nivel de transferencia de registros(RTL). En este nivel se aplica el concepto de modelo de error, que representa los errores que puede cometer el diseñador durante la descripción del circuito. Este modelo, ya propuesto y validado por otros autores, se aplica a las descripciones VHDL, para determinar si los estimulos funcionales son capaces de detectar los errores de diseño. Los bancos de prueba que sean capaces de detectar los errores del modelo VHDL tendran buena calidad, siempre que el modelo de error represente fielmente los errores de diseño. En esta tesis, el modelo de error inicial ha sufrido un proceso de formalización para que pueda utilizarse con todo tipo de descripciones VHDL sintetizables. Asimismo, se propone un metodo para medir la calidad de su banco de pruebas. El metodo propuesto se apoya en dos pilares fundamentales, que son el modelo de error y la simulacion de errores. La simulación de errores compara el comportamiento de diseño original con copias de este, que contienen errores insertados. Cuando el comportamiento del diseño original y de las copias erroneas es diferente, y visible en las salidas del circuito, los errores insertados se detectan. Con la simulación de errores se obtiene una medida cuantitativa de la calidad del banco de pruebas, llamada cobertura de errores. La cobertura de erroes indica el grado de comprobación que realiza dicho banco de pruebas sobre la funcionalidad del circuito. Asimismo, se genera una lista de errores no detectados, que indica al diseñador las zonas del codigo que no han sido suficientemente probadas. Para la realización de la simulación de errores en VHDL, se han estudiado las tecnicas de simulación de fallos, con el fin de adaptar las mejores estrategias de esta a la simulación de errores. Se han buscado aquellas tecnicas que mejoran la velocidad de ejecución y el tamaño de memoria de la simulacion de errores. Cabe destacar como las tecnicas adoptadas mas interesantes, la liberación de errores detectados y la selección de porcentajes de error. Igualmente, analizando las posibilidades del lenguaje VHDL, se han considerado algunas soluciones adecuadas para la optimización de la simulación de errores, como por ejemplo, la resolución de señales y el uso de procedimientos concurrentes de comparación. Como principal aportación en esta tesis se plantea un metodo formalizado de validación funcional de circuitos digitales descritos en VHDL sintetizable que ayude al diseñador a obtener bancos de prueba de buena calidad. Una vez establecidas las bases del metodo de validación y realizado un analisis sobre las tecnicas de simulación de errores, se ha desarrollado una herramienta software automática. Dicha herramienta realiza todas las tareas del metodo, mide la calidad de la validación funcional y permite mejorar dicha calidad cuando sea posible. Se han medido algunas características de la herramienta automatica desarrollada. Por una parte, se han establecido relaciones entre los tiempos de ejecución y las caracteristicas de los diseños bajo prueba. Asimismo, se han analizado las coberturas de error obtenidas para diferentes tipos de diseños y bancos de pruebas. Con estos dos estudios, se han cuantificado varias caracteristicas de las herramientas en particular los resultados de cobertura de errores y ha velocidad de ejecución. Para realizar esta caracterización, se han elaborado una serie de pruebas sobre un conjunto de diseño academicos y de aplicación industrial, que han proporcionado datos suficientes para realizar estudios estadisticos y extraer conclusiones.
  • FILTRO DE AUDIO TIEMPO-CONTINUO EN TECNOLOGIA CMOS CON SINTONIA "ON-CHIP" EN UNA DECADA.
    Autor: OSA LABRADOR JUAN IGNACIO.
    Año: 1999.
    Universidad: PUBLICA DE NAVARRA.
    Centro de lectura: INGENIEROS INDUSTRIALES .
    Centro de realización: ESCUELA TECNICA SUPERIOR DE ING. INDUSTRIALES Y DE TELEC..
    Resumen: El trabajo desarrollado en esta tesis consiste en el diseño e implementación, en un circuito integrado, de un filtro tiempo continuo cuya frecuencia y factor de calidad son sintonizables de forma automática mediante circuitería incorporada en el mismo chip, y en amplios márgenes de ambos parámetros. La tecnica de diseño que lo ha permitido ha sido la denominada como MOSFET-C utilizando como resistencias diferenciales pares acoplados de transistores denominados mas comunmente como Circuito MOS RESISTIVO O MRC. En la consecución de este fin se han propuesto y diseñado sistemas como un oscilador controlado por tensión que proporciona una señal sinusoidal con una amplitud de oscilación estable, baja distorsión, y sistonizabilidad en un rango igual al del filtro, un lazo de enganche de fase (PLL) de doble lazo que posibilita un rango de sintonía de una década y un margen de pull-out uniforme en todo ese rango, y un doble sistema de auto-ajuste amo-esclavo, una para ajustar la variable frecuencia y el otro para el ajuste del factor de calidad.
  • NUEVAS TECNICAS DIGITALES DE CONTROL DE FASE EN CIRCUITOS ELECTRONICOS DE POTENCIA.
    Autor: UNANUE MURGUIONDO IÑIGO.
    Año: 1998.
    Universidad: NAVARRA.
    Centro de lectura: INGENIEROS INDUSTRIALES.
    Resumen: Los recientes avances de la tecnología microelectrónica están promoviendo actualmente una tendencia hacia la digitalización de procesos. En el ámbito de la Electrónica de Potencia esta tendencia se manifiesta en el control de los dispositivos semiconductores de potencia por medio de un circuito integrado digital, microprocesador y ASIC fundamentalmente. El Control de Fase es una técnica para circuitos de corriente alterna que permite controlar la potencia que se entrega a una carga. Su principio de funcionamiento se basa en la variación del instante inicial de ignición del semiconductor de potencia, que permitirá el paso de la corriente hasta el final del semiciclo de la red eléctrica. Frente a los tradicionales métodos analógicos de generación de ángulos de disparo, en este trabajo se desarrolla un método estrictamente digital que incorpora técnicas de control. Para ello se realiza una modelización del circuito controlador de fase y se analizan las posibles leyes de control a implementar. La ley finalmente aceptada debe poseer una complejidad arquitectural reducida, con el fin de implementarla en un circuito integrado digital. Entre las posibles alternativas tecnológicas se emplea el ASIC como soporte del algoritmo de control de fase desarrollado. Dada su naturaleza digital, el controlador de fase obtenido genera ángulos de disparo más precisos e inmunes a las pertubaciones de la red eléctrica. Además, resulta más robusto frente a las derivas y degradaciones de los componentes electrónicos. Finalmente, aplicado al control de Fase de lámparas halógenas a través de transformador, el algoritmo propuesto ha gobernado correctamente un gran número de cargas o transformadores, con mejores resultados que los controladores convencionales.
  • METODOLOGIA DE DISEÑO DE CIFRADORES DE BLOQUES CON DETECCION CONCURRENTE DE FALLOS.
    Autor: FERNANDEZ GOMEZ SANTIAGO.
    Año: 1998.
    Universidad: VIGO.
    Centro de lectura: INGENIEROS DE TELECOMUNICACION.
    Resumen: Se realiza un análisis y clasificación de los códigos detectores de errores, y se identifican aquellos de aplicación a la detección de errores en sistemas digitales. Por otro lado se aborda la implementación de algoritmos de cifrado y funciones de sintetización (hash), a partir de la que se obtienen las características de las arquitecturas de los mismos, y se presenta una arquitectura general de diseño. Los algoritmos analizados son DES, IDEA, RC5, RSA, SHA-1 y MD5. A partir de los estudios anteriores y de las conclusiones alcanzadas se presentan dos metodologías de diseño de cifradores de bloques con detección concurrente de fallos. La primera metodología persigue el diseño de cifradores mediante descripciones en lenguajes de alto nivel (HDLs), y la automatización de la incorporación de elementos de monitorización concurrente en los mismos. La segunda metodología persigue la incorporación de mecanismos de detección concurrente en sistemas de cifrado con fuertes restricciones de área. La metodología se basa en la codificación del texto claro. Además se ha desarrollado un nuevo código detector de errores que resulta óptimo para su aplicación con esta metodología.
  • INTEGRACIO MONOLITICA DE SENSORS DE PRESSIO I CIRCUITS DE CONDICIONAMENT EN UNA TECNOLOGIA CMOS COMERCIAL.
    Autor: MONTANE BORRAS ENRIC.
    Año: 1998.
    Universidad: BARCELONA.
    Centro de lectura: FISICA .
    Resumen: EL principal objetivo de la tesis es realizar un proceso de diseño global para la obtención de un microsistema específico: un sensor de presión micromecanizado en volumen (desarrollado a partir de una tecnologia CMOS comercial y unos postprocesados para la micromecanización del dispositivo compatibles). El proceso de diseño incluye el desarrollo de estructuras de test para caracterizar las propiedades mecánicas de los materiales de la tecnología comercial utilizada: el proceso ECPD10 de Atmel-ES2. A partir del comportamiento experimental del sensor diseñado se ha obtenido un modelo eléctrico. Se ha desarrollado también un circuito de condicionamiento eficiente en modo corriente y un sensor de temperatura para obtener la temperatura de trabajo del senssor de presión, que podrá ser utilizada por un sistema de compensación externo. Finalmente se ha obtenido la integración conjunta en el mismo integrado de los tres bloques diseñados.
  • DISEÑO Y CARACTERIZACION EXPERIMENTAL DE CIRCUITOS OSCILADORES CON MUY BAJOS NIVELES DE RUIDO DE FASE.
    Autor: PEREZ SANTOS M. SUSANA.
    Año: 1998.
    Universidad: SALAMANCA.
    Centro de lectura: CIENCIAS.
    Resumen: Los circuitos osciladores son elementos claves de los sistemas de Transmisión/Recepción. En ellos el ruido de fase constituye uno de los principales parámetros a optimizar: elevados niveles del mismo puede llegar a provocar, en el peor de los casos, la pérdida total de información en las comunicaciones analógicas y el aumento del porcentaje de bits erróneos (BER) tratados en los sistemas de comunicaciones digitales. En el presente trabajo se presentan las principales técnicas de minimización del ruido de fase y se aplican al diseño de dos circuitos Osciladores de Resonador Dieléctrico realizados con tecnología híbrida, uno de los cuales genera una onda para la banda C de funcionamiento (6.8 GHz) y otro para la banda Ku (17.5 GHz), bandas extensamente utilizadas en las comunicaciones por satélite. El dispositivo activo elegido fue el transistor bipolar de heterounión, InGaP/GaAs desarrollado en el Laboratorio Central de Investigación (LCR) de Thomson-CSF especialmente optimizado para aplicaciones de potencia de banda X. Para el diseño del primer oscilador (banda C) se eligió una topología de circuito de las denominadas integradas, con el resonador acoplado en la línea "microstrip" conectada a la base del transistor. Las medidas del ruido de fase realizadas sobre el prototipo fabricado dieron un valor de -124dBc/Hz a 10 KHz de la portadora, lo que constituye el mejor resultado, publicado hasta el momento para esta tecnología. El diseño del oscilador en Banda Ku, con una topología de realimentación, se realizó a partir de la utilización del método de lazo abierto mediante el cual se optimizó tanto el valor de la polarización como de las impedancias a aplicar en entrada y salida al transistor lo que nos ha permitido obtener un valor de 289,5 nW para la potencia diferencia del transistor..
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